Устройство для задержки цифровой информации Советский патент 1988 года по МПК G06F1/04 

2

СО 00 00 00

ю

ел

Изобретение относится к вычислительной технике и может быть использовано в качестве цифровой задержки в специализированных вычислительных машинах.

Цель изобретения - повышение надежности устройства.

На чертеже представлена структурная схема устройства для задержки цифровой информации.

Устройство содержит счетчик 1, первый триггер 2, первый 3 и второй 4 коммутаторы, первый 5, второй 6 и третий 7 блоки памяти, первый 8 и второй 9 блоки контроля, первый 10 и второй 11 регистры, второй 12 и третий 13 триггеры, третий 14, четвертый 15 и пятый 16 коммутаторы, первый 17 и второй 18 блоки инвертирования, шестой коммутатор 19, информационный вход 20 устройства, вход 21 начальной установки устройства, вход 22 кода задержки устройства, синхровход 23 и выход 24 устройства.

Устройство работает следующим образом. На входе счетчика 1 выставляется уменьшенный вдвое двоичный код /г, где п

число тактов работы устройства. Этот код первоначально принимается в счетчик 1 по сигналу начальной установки (НУ), поступающему на вход приема счетчика 1 через вход 21 НУ устройства. Тактируется работа устройства синхросигналами (СИ), поступающими на синхровход 23 устройства. С приходом СИ на вычитающий вход счетчика 1 он уменьшает на единицу значение на выходе, а при достижении нуля за счет внутренних связей обеспечивает повторный прием кода и последующие циклы работы. Таким образом, счетчик I обеспечивает счет по модулю k.

Первый триггер 2, первоначально устанавливаемый сигналом НУ в нуль по входу сброса, изменяет свое состояние на противоположное по окончании каждого цикла счета под действием сигнала, поступающего с выхода заема счетчика 1 на счетный вход первого триггера 2.

Второй триггер 12 принимает сигнал с выхода первого триггера 2 на информационный вход по СИ, обеспечивая задержку этого сигнала на половину такта.

Входная последовательность чисел 1 для задержки на п тактов поступает через информационный вход 20 устройства на первый информационный вход первого коммутатора 3 и второй информационный вход второго коммутатора 4. Коммутаторы 3 и 4 управляются первым триггером 2 и транслируют последовательность чисел на информационные входы соответственно первого 5 и второго 6 блоков памяти. При этом первый коммутатор 3 на нечетных циклах счета передает последовательность чисел с входа 20 устройства, а на четных циклах счета - с выхода первого блока 17 инвертирования.

0

5

0

5

0

5

0

5

0

5

Второй коммутатор 4 транслирует последовательность чисел на четных циклах счета с входа 20 устройства, а на нечетных циклах счета - с выхода второго блока 18 инвертирования.

Циклически повторяющаяся последовательность значений с выхода счетчика 1 поступает на адресные входы первого 5 и второго 6 блоков памяти, на входы записи- чтения которых подаются СИ с входа 23 устройства. При этом в первых полутактах тактов осуществляется запись входной последовательности чисел в первый блок 5 памяти на нечетных циклах счета и во второй блок 8 на нечетных циклах счета и во второй блок 6 памяти на четных циклах счета. Через k тактов в циклах, следующих за циклами записи (во вторых полутактах тактов), осуществляется считывание последовательности чисел из первого 5 и второго 6 блоков памяти и их прием соответственно в первый 10 и второй 11 регистры. Так осуществляется задержка последовательности чисел на k тактов.

Числа последовательности содержат контрольный разряд, дополняющий количество единиц в числе до нечетного. Последовательности чисел поступают с выходов первого 5 и второго 6 блоков памяти также на входы соответственно первого 8 и второго 9 блоков контроля, осуществляющих контроль информации по нечетности количества единиц и формирующих сигналы контроля Ci и Сз. Сигналы контроля Ci и С записываются соответственно в первый 10 и второй 11 регистры. Прием информации в регистры 10 и 11 осуществляется по СИ.

Последовательность чисел за один цикл счета задерживаются блоками памяти на половину требуемой длительности задержки. Сигналы контроля, формируемые для последовательности чисел, считываемой после первой половины требуемой задержки, транслируются через пятый коммутатор 16 на информационный вход одноразрядного блока 7 памяти с выходов первого 10 и второго 11 регистров на четных и нечетных циклах счета соответственно. Управляется пятый коммутатор вторым триггером 12. Третий блок 7 памяти управляется по адресному входу записи-чтения теми же сигналами, что и первый 5 и второй 6 блоки памяти и обеспечивает запоминание сигналов контроля Ci и С2 соответственно на четных и нечетных циклах контроля (в первых полутактах тактов) и считывание их через k тактов соответственно на нечетных и четных циклах контроля (во вторых полутактах тактов). Считанные сигналы контроля принимаются по СИ в третий триггер 13, с выхода которого поступают на первый информационный вход третьего коммутатора 14 и второй информационный вход четвертого коммутатора 15. На второй информационный вход третьего коммутатора 14 поступают сигналы контроля С и Cz выходов соответственно

первого 10 и второго 11 регистров. Коммутаторы 14 и 15 управляются вторым триггером 12. При этом третий коммутатор 14 транслирует на управляющий вход блока 17 сигнал контроля Ci с выхода первого регистра 10 на четных циклах счета и задержанный на k тактов с выхода третьего триггера 13 на нечетных циклах счета. Четвертый коммутатор 15 транслирует на управляющий вход 18 сигнал контроля С с выхода второго регистра 11 на нечетных циклах счета и задержанный на k тактов с выхода третьего триггера 13 на четных циклах счета.

Блоки 17 и 18 принимают последовательность чисел с первых выходов соответственно первого 10 и второго 11 регистров и транс- 15 лируют их без изменения при отсутствии ощибок и инвертируют числа, для которых сигнал контроля принимает значение «Ощиб- ка.

С выхода блока 17 последовательность чисел поступает на второй информационный вход первого коммутатора 3 и на первый информационный вход шестого коммутатора 19. Причем на четных циклах счета последовательность чисел поступает через первый коммутатор на информационный вход первого блока 5 памяти (для задержки на вторую половину требуемой длительности), а в нечетных циклах транслируется шестым коммутатором 19 на выход 24 устройства.

С выхода блока 18 последовательность

. циклах счета выдается на выход 24 устройства. При этом входная последовательность чисел оказывается задержанной на требуемую величину задержки , и передается 5 на выход без искажений при неисправности блоков 5 и б типа отказ. Действительно, искаженное такой неисправностью число после первых k тактов задержки проинвер- тировано и записано в тот же блок памяти по тому же адресу, что и в первый раз. При ЭТОМ ошибочный разряд в числе при повторном считывании из неисправной ячейки памяти принимает опять ошибочное значение, а после инвертирования - правильное значение.

Первый 8 и второй 9 блоки контроля представляют собой схемы свертки по модулю два с инверсным выходом и могут быть выполнены, например, на .микросхемах.

Первый 17 и второй 18 блоки инвертирования для /-разрядного чиста могут быть 20 выполнены из / сумматоров по модулю два, причем первые входы всех сумматоров по модулю два составляют /-разрядный вход блока, выходы всех сумматоров по модулю два составляют /-разрядный выход блока, а вторые входы сумматоров по модулю два объединены между собой и являются управляющим входом блока.

При подаче на управляющий вход уровня «Лог. О блок транслирует входное число на выход без изменения. При подаче на уп25

35

40

чисел поступает на первый информационный 30 равляющий вход уровня «Лог. 1 блок перевход второго коммутатора 4 и второй инфор-, мационный вход шестого коммутатора 19. Причем на нечетных циклах счета последовательность чисел поступает через второй коммутатор на информационный вход второго блока 6 памяти (для задержки на вторую половину требуемой длительности), а в четных циклах транслируется шестым коммутатором 19 на выход 24 устройства. Шестой коммутатор 19 управляется вторым триггером 12.

Таким образом, последовательность чисел на нечетных циклах счета записывается в первый блок 5 памяти, с выхода которого считывается через к тактов в четных циклах счета и, претерпев инвертирование искаженных ошибкой чисел, повторно записывается в этот же блок памяти. После повторного считывания последовательности чисел еще через k тактов (в нечетных циклах счета) и вторичного инвертирования инвертированных ранее чисел (под действием задержанного третьим блоком памяти 7 на k тактов 50 сигнала контроля Ci) эта последовательность транслируется на выход 24 устройства. Аналогично последовательность .чисел, поступающая на четных циклах счета во второй блок 6 памяти, задерживается им на k тактов, считывается и после инвертирования записывается повторно для задержки еще на k тактов, затем повторно считывается и после повторного инвертирования в четных

45

55

дает на выход инверсию входного числа. Формула изобретения

Устройство для задержки цифровой информации, содержащее счетчик, первый, второй и третий триггеры, первый и второй блоки памяти, причем вход сброса первого триггера и вход приема счетчика соединены и являются входом начальной установки устройства, входы разрядов счетчика являются входами кода задержки устройства, счетный вход счетчика является синхровхо- дом устройства, выход заема счетчика соединен со счетным входом первого триггера, адресные входы первого и второго блоков памяти соединены поразрядно и подключены к выходам разрядов счетчика, отличающееся тем, что, с целью повышения надежности устройства, в него введены третий блок памяти, с первого по щестой коммутаторы, первый и второй блоки контроля, первый и второй регистры, первый и второй блоки инвертирования, причем входы записи-чтения первого, второго и третьего блоков памяти, синхровходы первого и второго регистров и синхровходы второго и третьего триггеров соединены с синхровходом устройства, выход первого триггера соединен с управляющими входами первого и второго коммутаторов и информационным входом второго триггера, выход которого соединен с управляющими входами третьего, четвертого.

5

. циклах счета выдается на выход 24 устройства. При этом входная последовательность чисел оказывается задержанной на требуемую величину задержки , и передается на выход без искажений при неисправности блоков 5 и б типа отказ. Действительно, искаженное такой неисправностью число после первых k тактов задержки проинвер- тировано и записано в тот же блок памяти по тому же адресу, что и в первый раз. При ЭТОМ ошибочный разряд в числе при повторном считывании из неисправной ячейки памяти принимает опять ошибочное значение, а после инвертирования - правильное значение.

Первый 8 и второй 9 блоки контроля представляют собой схемы свертки по модулю два с инверсным выходом и могут быть выполнены, например, на .микросхемах.

Первый 17 и второй 18 блоки инвертирования для /-разрядного чиста могут быть 0 выполнены из / сумматоров по модулю два, причем первые входы всех сумматоров по модулю два составляют /-разрядный вход блока, выходы всех сумматоров по модулю два составляют /-разрядный выход блока, а вторые входы сумматоров по модулю два объединены между собой и являются управляющим входом блока.

При подаче на управляющий вход уровня «Лог. О блок транслирует входное число на выход без изменения. При подаче на уп5

0 равляющий вход уровня «Лог. 1 блок пере5

0

0 равляющий вход уровня «Лог. 1 блок пере0

5

5

дает на выход инверсию входного числа. Формула изобретения

Устройство для задержки цифровой информации, содержащее счетчик, первый, второй и третий триггеры, первый и второй блоки памяти, причем вход сброса первого триггера и вход приема счетчика соединены и являются входом начальной установки устройства, входы разрядов счетчика являются входами кода задержки устройства, счетный вход счетчика является синхровхо- дом устройства, выход заема счетчика соединен со счетным входом первого триггера, адресные входы первого и второго блоков памяти соединены поразрядно и подключены к выходам разрядов счетчика, отличающееся тем, что, с целью повышения надежности устройства, в него введены третий блок памяти, с первого по щестой коммутаторы, первый и второй блоки контроля, первый и второй регистры, первый и второй блоки инвертирования, причем входы записи-чтения первого, второго и третьего блоков памяти, синхровходы первого и второго регистров и синхровходы второго и третьего триггеров соединены с синхровходом устройства, выход первого триггера соединен с управляющими входами первого и второго коммутаторов и информационным входом второго триггера, выход которого соединен с управляющими входами третьего, четвертого.

.JiS,Toro и шестого коммутаторов первый ин- формадис нный вход второго коммутатора

соедищн тировайи nepBorg ционньщ нень пул

с выходом второго блока инвер- первый информационный вход оммутатора и второй информа- ход второго коммутатора соеди- (Яяются информационным входом

У1гтройакв4 выход первого коммутатора ; с информационным входом первого ; б(Ж а амяти, выход которого соединен с ,-«, информационным входом первого 10 регистра и входом первого блока контроля, выход которого соединен с вторым информационным входом первого регистра, первый выход которого соединен с информационным входом первого блока инвертирования, выход третьего коммутатора соединен с управляющим входом первого блока инвертиро- вани5, выход которого соединен с вторым информационным входом первого коммутатора и с первым информационным входом шестого коммутатора, выход второго коммутатора соединен с информационным входом второго блока памяти, выход которого соединен с первым информационным входом

15

20

0

0

второго регистра и входом второго блока контроля, выход которого соединен с вторым информационным входом второго регистра, первый выход которого соединен с информационным входом второго .блока инвертирования, первые информационные входы четвертого и пятого коммутаторов соединены с выходом второго регистра, вторые входы третьего и пятого коммутаторов соединены с вторым выходом первого регистра, выход четвертого коммутатора соединен с управляющим входом второго блока инвертирования, выход которого соединен с вторым информационным входом шестого коммутатора, выход пятого коммутатора соединен с информационным входом третьего блока памяти, адресные входы которого соединены с выходами разрядов счетчика, выход третьего блока памяти соединен с информационным входом третьего триггера, выход которого соединен с первым информационным входом третьего коммутатора и вторым информационным входом четвертого коммутатора, выход шестого коммутатора является выходом устройства.

Изобретение относится к вычислительной технике и позволяет осуществлять цифровую задержку информации на 2k тактов (рде k - целое число), нечувствительную к отказам блоков памяти по отдельным разрядам. Устройство содержит счетчик 1, считающий по модулю k и вырабатывающий циклически повторяющуюся последовательность адресов для блоков 5-7 памяти, триггеры 2 и 12, инвертирующие свое состояние по окончании каждого цикла счета, коммутаторы 3 и 4, транслирующие на входы блоков 5 и 6, работающих по циклам в противофазе, последовательность чисел с входа устройства или на повторную запись с выходов блоков 17 и 18 инвертирования. Блоки 8 и 9 контроля осуществляют проверки по нечетности считьшаемой через k тактов постедо- вательности чисел. Сформированные при первом считывании сигналы контроля через коммутатор 16 записываются в блок 7 для задержки на k тактов. Считанные последовательности чисел через регистры 10 и 11 и блоки 17 и 18 поступают на повторную запись в те же блоки памяти 5 и 6 или через коммутатор 19 поступают на выход устройства при повторном считывании. Последовательность чисел дважды записывается в одни и те же блоки памяти, каждый раз задерживаясь на k тактов, а в сумме - на 2k тактов. При считывании чисел с ощибками перед их повторной записью и после повторного считывания осуществляется инвертирование этих же чисел, что обеспечивает компенсацию ощибок, вызванных отказами блоков 5 и 6 памяти. Устройство также содержит триггер 13 и коммутаторы 14 и 15. 1 ил. о (О