Устройство для контроля цифровых интегральных микросхем Советский патент 1986 года по МПК G01R31/303 G06F11/22 

12 Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля цифро вых микросхем. Цель изобретения - расширение области применения устройства за сче возможности контроля нескольких типов микросхем, имеющих различное расположение выводов питания. На фиг. 3 приведена схема устройства; на фиг. 2 - схема наборного поля; на фиг. 3 - схема коммутатора выводов; на фиг. 4 и 5 - схема и вре менные диграммы работы блока распределения синхронизирующих импульсов соответственно. В табл. 1 показано размещение информации в блоке постоянной памяти; JB табл. 2 - соответствия кодов, запи санных в регистре кода выводов пита-сния.и выводой интегральной миркосхемы, подключенных к шине питания в общей шине. Устройство (фиг. I) содержит наборное поле 1, генератор 2 тактовых импульсов, коммутатор 3 выводов, дешифратор 4 типа интегральной схемы коммутатор 5 адреса, регистр 6 выводов питания, блок 7 проверки на четность, счетчик 8 адреса, дешифраiTop 9 кода выводов питания, регистр ilO входов-выходов, блок 11постоян:ной памяти, коммутатор 12 выводов питания, блок 13 распределения синх:ронйзирую1дих импульсов, блок 14 срав нения, триггер 15 результата, много контактный зонд 16, индикатор 17. Наборное поле (фиг. 2) содержит шину 18 питания, кнопки 19.1-19.10 с фиксацией, кнопки 20.1-20.10 без .фиксации, элемент РШИ 21, первый 22 и второй 23 элементы задержки, первы 24, второй 25 и третий 26 выходы. Коммутатор 3 вьгаодов (фиг. 3) содержит четвертые входы 27.1-27.К, выходы 28,1-28.К, вторые входы 29.129.К, первые 30.1-30.К и третьи 31. 31,К входы, первые 32.1-32.К и вТорые 33,1-33.К ключи. Блок 13распределения синхронизирующих импульсов (фиг, 4) содержит первый 34 и второй 35 счетчики, одно вибратор 36, элемент И-НЕ 37, дешифратор 38, Третий 39 и второй 40 элементы И, второй 41, первый 42, третий 4.3 и четвертый 44 выходы дешифра тора 38, а также первый элемент И 45.. . Индикатор 17 соединен первыми входами с первыми выходами блока 4 сравнения, соединенного первыми вхо- дани с соответствующими первыми входами 30. 1 -30. К коммутатора 3 выводов, соединенного вторыми входами 29.1 -29.К с выходами регистра 10 входоввыходов . Блок 13 распределения синхронизирующих импульсов соединен первьи и вторым выходами соответственно с вторым входом индикатора 17 и синхровходом регистра 10 входов-выходов. Первые выходы 24 наборного поля 1 соединены через дешифратор 4 типа интегральной схемы с первыми входами коммутатора адреса, второй выход 25 с первым входом блока 13 распределения синхронизирующих импульсов, вторым входом коммутатора 5 адреса, синхровходами регистра 6 выводов питания и счетчика 8 адреса и с первым установочным входом триггера 15 результата. Третий выход 26 наборного поля i соединен с вторым входом блока 13 распределения синхронизирующих импульсов, соединенного третьими вхо;дом и выходом соответственно с выходом и входом генератора 2 тактовых импульсов, четвертым и пятым выходами - соответственно со счетным вхо- дом счетчика 8 адреса и синхровходом триггера 15 результата, соединенного выходом с четвертым входом блока 13 распределения синхронизирующих импульсов и с третьим входом индикато-; ра 17, информационным входом - с вторым выходом блока 14 сравнения, соединенного вторыми входами с выходами 28,1-28.К коммутатора 3 выводов, соединенного третьими входами 3.1-31,К с выходами блока 11 постоянной памяти, которые соединены с соответствующими информационными входами регистра 10 входов-выходов, регистра 6 выводов питания, счетчика 8 адреса и блока 7 проверки на четность. Выходы счетчика 8 адреса соединены с соответствующими третьими входами коммутатора 5 адреса, выход которого соединен с адресными входами блока 11 постоянной памяти, Выход блока 7 проверки на четность соединен с пятым входом блок;а 13 распределения синхронизнрующих импульсов. Выходы регистра 6 выводов питания соединен через дешифратор 9 кода -выводов питания с четвертыми входами 27,1-27.К комму. 3 татора 3 выводов и с управляю1цими входами коммутатора 12 выводов питания, соединенного первым и вторым потенциальными входами соответственно с общей шиной и шиной питания уст ройства, выходами - с соответствующими выводами, многоконтактного зонда 16 и первыми входами блока 14 сравнения. ; В наборном поле кнопки 19,11-19.10 с фиксацией соединены первыми выводами замыкающих контактов с шиной 18 питания устройства, с первыми выводами загфшающих контактов кнопок 20.1-20.10 без фиксации, соединенных вторыми выводами замыкающих контакто с соответствующими первыми выходами 24 наборного поля 1 и с соответствующими входами элемента ИЛИ 21, сое диненного выходом через первый элемент 22 задержки с вторым выходом 25 наборного поля I и с входом второго элемента 23 задержки, выход которог соединен с третьим выходом 26 наборного поля 1, соответствующие первые выходы 24 которого соединены с соответствующими вторыми выводами замыкающих-контактов кнопок 19.1-19.10 с фиксацией. В коммутаторе 3 выводов первые ключи 32,1-32.К соединены сигнальными входами с соответствующими третьи ми входами 31.1-31.К коммутатора 3 выводов, управляющими входами - с соответствующими четвертыми входами :27,1-27.К коммутатора-3 выводов, выходами - с соответствующими выходами 28.1-28.К коммутатора 3 выводов и с выходами соответствующих вторых ключей 33.1-33.К, соединенных управляющими. вxoдaмIi с соответствующими вторыми входами коммутатора 3 выводов, ,f сигнальными входами - с первыми входами 30.1-30.К коммутатора 3 выводов В блоке 13 распределения синхрони зирующих импульсов первьй счетчик 34 R-входом соединен с первым входом блока 13, С-входом - с выходом перво го элемента И 45, соединенного первы входом с пятым входом блока 13, первым ВХОДОМ; )ого элемента И 40 и с инвертирующим входом третьего элемента И 39, вторым входом - с пер вым выходом 42 дешифратора 38, соеди :ненного вторым выходом 41 с четвертым выходом блока 13, третьим выходом 43 - с вторым входом второго эле мента И 40, четвертым выходом 44 3с неинвертирующим входом третьего элемента И 39, соединенного выходом с пятым выходом блока 13, второй счетчик 35, соединенный выходами с входами дещифратора 38, С-входом - с третьим входом блока 13, R-входом с вторым входом блока 13 и с S-входом первого счетчика 34, соединенного прямым выходом первого разряда с третьим входом второго элемента И 40, прямым и инверсным выходами второго разряда. - соответственно с первым выходом блока 13 и с первым входом элемента И-НЕ 37,выход которого соединен с третьим выходом блока 13, второй вход через одновибратор 36 с выходом второго элемента И 40 вторым выходом блока 13, а третий вход с четвертым входом блока 13, Устройство работает следующим образом. Заданием определенной комбинации кнопок 19.1 и 20.J наборного поля I с его выхода 24 задают сигнал на дешифратор 4. После дешифрации двоичный код адреса выбранной ячейки блока 11 с выходов дещифратора 4 через коммутатор 5, управляемьш сигналом, поступающим с выхода 25 наборного поля 1, поступает на адресные входы блока 11 постоянной памяти. Считанная информация с выходов блока 11 поступает на входы исходной установки счетчика 8 и записывается в счетчик 8 по. сигналу с выхода 25 наборного поля 1. Размещение информации в ячейках блока 11 показано в табл. 1. Все поле памяти блока 11 разбито на две части. В первой из них в ячейках, имеющих адрес с нулевого по N-1 (N - число типов контролируемых ин- тегральных микросхем), записаны управляющие слова для каждого из N типов микросхем. Вмладших разрядах каждого управляющего слова (0-11 разряды) с номером i записан адрес ячейки памяти, находящийся во второй части поля памяти, с которой начинается контроль интегральной схемы i-ro типа. Каждое управляющее слово имеет свободные разряды (разряд 12) и имеет разряды, задающие код выводов питания интегральной схемы, на которые необходимо подать уровень общей шины или шины питания (разряды 13-15). Во второй части поля памяти начиная с ячейки 124, по адресам ячеек, заданным в первой части, записаны ин.формационные слова теста, контролирующего данный тип интегральной схемы, причем разряды информационного слова теста и их нумерация соответст вует номерам выводов контролируемой интегральной микросхемы. Тест, контролирующий данный тип интегральной микросхемы, содержит первое слово, задающее принадлежность выводов интегральной схемы к входам или выходам, и последующие слова, задающие входные воздействия и выходные реакции. Для различения первого и последующего слов теста проводят (за счет свободных разрядов) дополнение суммарного числа единиц в первом слове теста до нечетного количества, а в последующих словах - до четного количества. В результате первое слово теста задает входы-выходы интеграль ной схемы и содержит нечетное число единиц (является нечетным), а после дующие слова содержат четное число единиц и являются четными. По сигналу с выхода 25 наборного поля в счетчик 8 записываются млад шие разряды управляющего слова (адрее 002) для данного типа микросхемы, а старшие разряды этого слова, определяющие код выводов питания мик росхемы, записываются в регистр 6, По окончании сигнала с выхода 25 наборного поля 1 младшие разряды управляющего слова (002) с выходов счетчика 8 подаются на адресные входы блока 1, что обеспечивает последующую выборку из блока I1 теста данного вида микросхемы. Сигнал с выходов регистра 6 посту пает на дешифратор 9, которьш-управляет коммутатором, 12, подключающим общую шину и шину питания к заданным в соответствии с табл. 2.выводам .микросхемы через зонд 16. Считанная по адресу (125,табл.1) информация из блока 11 поступает на входы блока 7 и входы регистра 10. Эта информация соответствует первому слову (адрес 125) теста данного типа микросхемы. Первое слово всегда зада ется нечетным, в результате чего бло . 7 задает на вход блока 13 признак .нечетности 1. При появлении сигнал на выходе 26 наборного поля 1, задер жанного относительно сигнала на выхо де 25 .с помощью элемента 23 задержки ; (фиг. 2j , и наличии признака нечетности на выходе блока 7 запускается в работу блок 13, который формирует синхросигнал записи информации в регистр 10. В результате с помощью регистра 10 определяются входные и выходные выводы контролируемой микросхемы. Блок 13 осуществляет добавление +1 в счетчик 8, -что приводит к считыванию из блока 11 второго и последующих слов контролирующего теста. Записанная информация с выходов регистра 10 подается на входы 29 управления коммутатором 3. После очередного приращения счетчика 8 информация с блока 11, соответствующая входным воздействиям на микро-; схему, через коммута.тор 3 подается на многоконтактньй зонд 16, а соответствующая ожидаемым, эталонным, выходным сигналам - на первые входы блока 14 сравнения, С многоканального зонда 16 (от выходов контролируемой микросхемы) сигналы поступают на другие входы блока 14 и сравниваются с эталонными. При поступлении сигнала с выхода блока 13 распределения синхроимпульсов результат сравнения с выхода блока 14 записывается-в триггер 15, После этого микросхема проверена по второрому слову теста (адрес 126, табл.1). При положительном результате контроль на третьем и последующих словах продолжается до поступления с выхода блока 7 в блок 3 признака нечетного слова (адрес 132, табл.1), который вырабатывает сигнал Конец контроля и индикатор 17 указывает на успешное завершение контроля. В случае отрицательного результата (т.е. негодности микросхемы) сигнал с триггера 15 через блок 13 распределения синхроимпульсов блокирует работу генератора 2, индикатор 17 по сигналам с блока 14 сравнения указывает на номер вывода контролируемой микросхемы с зафиксированным ложным сигналом. Наборное поле 1 (фиг, 2) обеспечивает формирование сигналов на выходах 25 и 26, разнесенных по времени друг относительно друга и относительно задания адреса с выходов 24, за счет использования элементов 22 и 23 задержки. Элемент ИЛИ 21 обеспечивает запуск устройства в работу сигналом с шины 18 питания при нажатии любой из кнопок 20.1-20,10, Коммутатор 3 (фиг. 3) с помощью ключей 32.1-32,К, управляемых дешиф ратором 9, обеспечивает отключение выходов блока 11 от выводов питания и об1й;ей шины микросхемы для предотвращения выхода из строя блока 11. помощью ключей 33.1-33.К, управляемых регистром 10, обеспечивается от ключение выходных выводов микросхем от выходов блока 11 и подключ входных выводов микросхемы к выходам блока П. Ключи 32.1, соответствующие выво дам питания микросхемы, размыкаются остальные замкнуты, Ключи 33,1, соответствующие входным выводам микросхемы, замкнуты, остальные разомкнуты, что обеспечив .ет подачу, на входы блока 14 сравнени (фиг. )эталонных выходных сигнало ;микросхемы X блока 11. Блок 13 (фиг. 4) работает следующим образом. Поступлением импульса с выхода 2 наборного поля 1 разряды счетчика 34 устанавливаются в 1, а разряды счетчи ка 35 - в О. В результате работа генератора 2 блокирована единичным сигнсШом с выхода элемента И-НЕ 37 блока 13. Поступлением импульса с выхода 26 наборного поля 1 обнуляется счетчик 34, вследствие чего запускается генератор 2. С приходом первого импульса от генератора 2. на выходах счетчика 35 блока 13 установится зна чение, равное 1, а на выходе 41 дешифратора 38 сформируется сигнал добавления единицы в счетчик 8 (распределение выходных сигналов дешифра тора 38 по времени изображено на фиг, 5), На четвертом такте генератора 2 на выходе 42 дешифратора 38 блока I3 формируется сигнал, открывающий элемент И 45. Если на вход элемента И 45 с блока 7 поступает единичный сигнал (соответствующий нечетному слову) , то при этом условии на выходе первого разряда счетчи ка 34 устанавливается значение 1, разрещающее (на шестом такте генератора 2) по сигналу с выхода 43 дешифратора 38 формирование на выходе элемента И 40 сигнала записи в регистр 10, по окончании которого запускается одновибратор 1, блокирую|ЩИЙ на время 7 работу генератора 2 (Устройства. Данная блокировка необходима в случае длительного переключения , Т коммутатора 3 после записи в регистр 10 (где , - время переключения коммутатора; Т - период следования импульсов генератора 2). В первом цикле работы счетчика 35 сигнал Четность на входе блока 13 равен 1 и, следовательно, на пятнадцатом такте импульс с выхода 44 дешифратора 38 не пройдет через элемент И 39, т.е. на первом (нечетном) слове результа1Т не записывается в триггер 15. В начале второго .(и последующих) слова (фиг. 5) после дополнения счетчика 8 (второй такт) признак четности станет равным О и, следовательно, в шестом такте элемент И 44 закрыт, а в пятнадцатом такте элемент И 39 открыт, т.е. в :: конце каждого цикла происходит запись результата сравнения с выходов блока 14 в триггер 15. В случае ошибки контроля О уровень с выхода триггера 15 поступит на вход элемент И-НЕ 37 блока 13, выходной сигнал 1 которого блокирует работу генератора 2 устройства. В случае верного результата во всех циклах теста с поступлением после второго такта (фиг. 5) признака нечетности Чет-1 в четвертый такт содержимое счетчика 34 блока 13 увеличится на 1, с инверсного выхода второго разряда которого сигнал через элемент 37 блокирует генератор 2, а с прямого выхода второго разряда сигнал успешного завершения теста поступит на индикатор 17. Разблокировка генератора 2 происходит в случае повторного нажатия кнопки 20.1 наборного поля 1, т.е. при запуске нового теста. Таким образом, за счет введения наборного поля I, генератора 2, дешифраторов. 4 и 9, коммутаторов 5 и 12,регистра 6, блока 7 проверки на четность, счетчика 8 адреса, блока И постоянной памяти, триггера 15 результата, многоконтактного зонда 16 устройство обеспечивает контроль разнотипных микросхем, имеющих различное расположение выводов питания,что существенно расширяет область его применения. Формула изобретения 1. Устройство для контроля цифровых интегральных микросхем, содержащее индикатор, соединенный первыми входами с первыми выходами блока сравнения, соединенного первыми входами с соответствующими первыми входами коммутатора выводов, соединенно го вторыми входами с выходами репист ра входов-выходов, блок распределения синхронизирующих импульсов, соединенный первым и вторым выходами со ответственно с вторьм входом индикатора и синхровходом регистра входоввыходов , отличающееся тем, что, с целью расширения области применения устройства за счет возмож ности контроля нескольких типов микросхем, имеющих различное расположение выводов питания,- в него введены блок проверки на четность, дешифрато типа интегральной схемы, дешифратор кода выводов питания, наборное поле, коммутатор адреса, генератор тактовы импулйсов, регистр выводов питания, блок постоянной памяти, коммутатор выводов питания, многоконтактный зонд, счетчик адреса и триггер результата, причем первые выходы набор ного поля соединены через дешифратор типа интегральной схемы с первыми входами коммутатора адреса, второй выход - с первым входом блока распределения синхронизирующих импульсов , вторым входом коммутатора адреса, синхровхрдами регистра.выводов питания и счетчика адреса и с первым установочным входом триггера результата, третий выход наборного поля соединен с вторым входом блока распределения синхронизирующих импульсов, соединенного третьими входом и выходом соответственно с выходом и входом генератора тактовых импульсов , четвертым и пятым выходами - с ответственно со счетным входом счетчика адреса и синхровходом триг гера результата, соединенного выходо с четвертым входом блока распределе ния синхронизирующих импульсов и с третьим входом индикатора, информационным входом - с- вторьм выходом блока сравнения, соединенного вторы

входами с выходами коммутатора выводов. Соединенного третьими входами с выходами блока постоянной памяти, которые соединены с соответствующими информационными входами регистра вхо-55 дов-выходов, регистра выводов питания, счетчика-адреса и блока проверки на четность, ВЕ 1ходы счетчика адреответствующими вторыми входами коммутатора выводов, сигнальными входами - с первыми входами коммутатора выводов.....

4. Устройство по п. 1, о т л и чающее -с я тем, что блок распределения синхронизирующих импуль310са соединены с соответствующими третьими входами коммутатора адреса, выход которого соединен с входами блока постоянной памяти, выход блока проверки на четность соединен с пятым входом блока распределения синхронизирующих импульсов, выходы регистра выводов питания соединены через дешифратор кода выводов питания с четвертыми входами коммутатора выводов и с управляющими входами коммутатора выводов питания, соединенного:первым и вторымпотенциальными;входами соответственно с общей шиной и шиной питания устройства, выходами - с соответствующими выводами многоконтактного зонда и первыми входами блока сравнения, 2.Устройство по п. 1, о т л и чающееся тем, что наборное поле содержит кноЬки с фиксацией, соединенные первыми выводами замыкаюидах контактов с шиной питания устройства и с первыми выводами замыкающих контактов кнопок без фиксд ;ии, соединенных вторыми выводами замыкающих контактов с соответствующими первыми выходами наборного поля и с соответствующими входами элемента ИЖ, соединенного Выходом через первый элемент задержки с вторым выходом наборного поля и с входом второго элемента задержки, выход которого соединен с третьим выходом наборного поля, соответствующие первые выходы которого соединены с соответствующими вторыми выводами замыкающих контактов кнопок с фиксацией. 3.Устройство по п. 1, о т л и чающееся тем, что коммутатор выводов содержит первые ключи, сое-диненные сигнальными входами с соответствующими третьими входами коммутатора выводов,.. управляющими , входами - с соответствующими четвертыми входами коммутатора выводов, выходами - с соответствующими выходами коммутатора выводов и с выходами соответствующих вторых ключей, соединенных управляющими входами с сосов содержит первый счетчик, соединенный R-входом с первым входом блока, С-входом - с выходом первого элемента И, соединенного первым входом с пятым входом блока, первым входом второго элемента Икс инвертирующим входом третьего элемента И, вторым входом - с первым выходом дешифратора, соединенного вторым выходом с четвертым выходом блока, третьим вы-10 ходом - с вторым входом второго элемента И, четвертым выходом - с неинвертирующим входом третьего элемента И, соединенного выходом с пятым выходом блока, второй счетчик, соеди-15 12656 5 63 ненный выходами с входами дешифратора, С-входом - с третьим входом блока, R-входом - с вторым входом блока /и с S-входом первого счетчика, соединенного прямым выходом первого разряда с третьим входом второго элемента И, прямым и инверсным выходами второго разряда - соответственно с первым выходом блока и с первым входом элемента И-НЕ, выход которого соединен с третьим выходом блока, второй вход через одновибратор - с выходом второго -элемента Икс вторым выходом блока, а третий вход - с четвертым входом блока. Таблица 1

30.1 30.Z 30.3

20.К Фглг.д

Изобретение относится к области контрольно-измерительной техники. Цель изобретения - расширение области применения устройства. Устройство : содержит коммутатор 3 выводов, регистр 10 входов-выходов, блок 13 распределения синхронизирующих импульсов , блок 16 сравнения ti индикатор 17. Введение в устройство наборного поля 1, генератора 2 тактовых импульсов, дешифратора 4 типа интегральной схемы, коммутатора 5 адреса, регистра 6 выводов питания, блока 7 проверки на четность, счетчика 8 адреса, дешифратора 9 выводов, блока 11 постоянной памяти, коммутатора 12 выводов питания, триггера 15 результата, многоконтактного зонда 16. Конструктивное выполнение наборного поля I, коммутатора 3 выводов и блока I13 распределения синхронизирующих импульсов позволяет исключить длительный и трудоемкий этап выбора и подключет I ния эталонной микросхемы, что повыша1 Л ет производительность и надежность контроля. Кроме того, обеспечивается возможность контроля нескольких типов микросхем, имеюЕцих различное расположение-выводов питания. 3 з.п. ф-лы, 2 табл. 5 ил. 1-И.