Устройство для программируемой задержки информации Советский патент 1988 года по МПК G06F1/04 

9,

со

00

42

о

00

1

i: ,)Г)регсиие «тносигся к вычислитель- ,; ч хпике и может был ь использовано в Kii UH iHt цифровой задержки для медленно изменяющейся информации в измерительной и иыч1к , 1111е;1ьной технике.

; ,11, нзобрегения упрощение устрой- , ;i счет уменынеияч емкости блоков

11,МЯ 1Т1.

}hi че|)геже изображена структурная с.хе- мя предлагаемого ст()ойства.

Уст)ойство С(;держит первый :(лемент И 1. первый счетчик 2 тактов, первый 3 и второй 4 три1 ге ;1Ы, iie) 5 и второй 6 м,11)1инибраторы, второй 7 и третий 8 элементы И, первый 9 и второй К) счетчики адреса, выходной реги1-т) II, первый 12, второй 13. т)е;ий N и че1вертый 15 блоки памяти, входной регистр 16, блок 17 сравнения, ijiern; ) (S. четвертый элемент И 19, второй 20 и третий 21 счетчики тактов, чет- 22 и пятый 23 триггеры, элемент H. il 24, коммутатор 25, пятый элемент I 2в. вход 27 сброса уст)ойства, вход 28 д, 1ИТС , : ,;ос | задержки устройства, сип- .од J:) учд ойства, информяпион- Ht,iii )од л11 на и выход 31 устройств;;

Ч-тр()йстн1) работает следукипим образом.

На вход 27 сб)оса устроЙ1-тва поступает . ;-,с. ;, : Ч павлп(ак)1цпй первый 3 и втс;- РОЙ 4 T)(ii i cpbi i п лсво1 состояние и обеспе- чп1)ак1ии1Й через элеменг И 1 прием в счет- ик 2 кода К длительности задержки подаваемо г; па 1нформапионный вход счетчика 2 по н(рд 28 устройства. Счетчик 2 под ,(iiciи.Ш М )ои 1пульсов (( И), поступающих и;; ei;i вычтаюпхий вход с синхровхода 2М Dfс пгплиает К такгов и, чменыпив значение на вы.ходе до нуля, вырабатывает сигнал зас ма .и обеспечивает через элемент и I пов- г;) кода К. Таким образом, на Bijixoie счетчпка 2 формируется пиклически ион, орякпкаяся носледователь.ность значе- и,1И К. К i, , 2, I.

пгнал . icvKi пг)С1 унаег также на синхро- )Д1,1 перио. и 3 и второго 4 триггеров. На ин- ct DpMtiiiUDHHi.Mi Hxo.i первого триггера 3 по- сг(,яи1П) Hid :;, ИсН -; р()вепь , 1огической единиц;, по первому сигналу заема TpiMirp 3 |-г 1иа|1Лилается в еллничное сос- .чнис. 1()1 д1..м nv.jcBbiM значением ....-i , ,Ч уде 1живает выходной jit iTiCTfi 1 :. iii. ieBo состоянии ДО появле- i :4 IIU (Tij 1||фо|) Hoinio.M входе нача.та (:1.,1 MXO.IHOI I пнфо;)мапии. Второй триггер I, пнисрсный входвыход котор() С1)сд) с П1(|1ормационным вход(ш, Xi- xi I :н т ка.к T-TfiinTep, и под действием сиг- палов McM.i, noc v пакмпих на его синхро- ПХ |Д. и.1.и 1яст снос сосгоянне на противоNI Л:,). li.r i , С П)ЯМО1П И ИПВС рСПОГо

:. iiM iit-j a i посгх пают iia входы за

81468

2

пись - чтение соответственно второго 13, четвертого 15, первого 12 и третьего 14 блоков памяти, обеспечивая единичным значением режим записи, а нулевым значением - режим считывания информации попеременно для первого 12, третьего 14, второго 13 и четвертого 15 блоков памяти. Таким об- )азом, второй триггер выделяет циклы записи и считывания для блоков 12-15 памяти, СИ поступают на вход первого мульти10 вибратора 5, а с его выхода - на вход второго мультивибратора 6, который вырабатывает в каждом такте работы устройства им- пу.чьсы выборки, поступаюп1ие на входы выборки первого 12, второго 13, третьего 14 и

г четвертого 15 блоков памяти.

Входная пос1едовательность кодов 1 поступает через информационный вход 30 устройства на информационные входы первого 12 и второго 13 блоков памяти и попеременно принимается на циклах записи в

20 первый 12 или второй 13 блок памяти. Выходы блоков 12 и 13 памяти объединены и па циклах считывания с выхода соответствующего первого 12 или второго 13 блока па.мяти последовательность кодов поступает на информационный вход выходного регистра 11, куда принимается по импульсам выборки (по его второму фронту), подаваемому на синхровход с выхода второго мультивибратора 6. С выходного регистра 11 последовательность кодов поступает на

,„ выход 31 устройства.

Адреса записи и считывания информа- 1ЫП в первый 12 и второй 14, а также третий 13 и четвертый 15 блоки памяти формируют соответственно тервый 9 и второй 10 ечет- чики адреса. В начале каждого цикла писи и считывания первый 9 и второй 10 счетчики адреса обнуляются сигналом с выхода первого элемента И1. Обновлением значений адреса на выходах первого 9 и второго 10 счетчика адреса управляют посредство,м второго 7 и третьего 8 элементов И и ком.му40 татора 25 соответственно при записи информации блоки 16- 20, 23 и 24, а при считывании информации блоки 21, 22 и 26. На информационный вход и синхровход входного регистра 16 поступают соответственно входная последовательность кодов и СИ. При этом входной регистр 16 задерживает входную иоследовательность кодов 1 на один такт. Входная и задержанная на один такт последовательности кодов поступают далее на входы блока 17 сравнения, кото5Q рый выполняет поразрялное сравнение кодов и вырабатывает нулевое значение при полном совпадении и едипичное значение - в противпом случае. Таким образом, блок 17 сравнения единичным значением определяют такты изменения входной информации. Вре55 менные интервалы М между двумя соседними изменениями входной информации изме- ряютс я в тактах счетчиком 20. который для этою устанавливается в нулевое состояние

45

по входу сброса в начале каждого изменения входной информации и далее увеличивает свое значение с приходом на синхровхол СИ. Для установки счетчика 20 в нулевое состояние сигнал изменения инс}1Г)р- мапии с выхода блока 17 сравнения поступает на информационный вход третьего триггера 18, который под действием синхроимпульсов, подаваемых на его синхро- вход, задерживает этот сигнал на половину такта. Временные интервалы At также начинают отсчитываться сначала при переключении режима записи от одних блоков памяти к другим. Дтя соответствуюн1его обнуления счетчика 20 в начале каждого цикла записи третий триггер 18 по входу установки переводится в единичное значение сигналом с выхода первого элемента и I. С выхода третьего триггера 18 единичный сигнал поступает на второй вход четвертого элемента И 19, разрешая отдельным СИ переходить через первый вход элемента и 19 на его выход и далее на вход сброса счетчика 20 для его обнуления.

Код временного интервала At с выхода счетчика 20 поступает на инфор.магиюнные входы третьего 14 и четвертого 15 блоков памяти для записи одновременно с приемом входной информации в блоки 12 и 14 памяти.

Сигнал с выхода заема счетчика 20 поступает на информационный вход пятого триггера 23, tia котором под лчействием СИ, подаваемых на его синхровход, задерживается на половину такта. Задержанный сигнал объединяется по ИЛИ с сигналом изменения информации, дополняя его единичными значения.ми при переполнении счетчика 20. Объединение сигналов выполняется на элементе ИЛИ 24, с выхода которого снимается сигнал а, принимающий единичное значение в тактах обновления адресов записи входной информации.

Счетчик служит для отсчета интервалов At при считывании инфор. из блоков памяти. Выходы блоков 14 и 15 памяти об ь- единены и на циклах считывания с выхода соответствующего третьег О 14 или четвертого 15 блока памяти коды At поступают на инфор.мационный вход счетчика 21. На вычитающий вход счетчика 21 поступают СИ, уменьшающие значение на его выходе до нуля. Прие.м очередного кода At в счетчик 21 осуществляется при достижении пулевог о значения и выработки сигнала на выходе заема. Этот сигнал принимается в четвертый триггер 22 через информационный вход по СИ и единичным значения.м с инверсного выхода триггера 22 разрещает прохождение отдельных и.мпульсов с выхода второго мультивибратора 6 через пятый элемент И 26 на вход приема счетчика 21. Прием первого интервала At в счетчик 21 осуществляется путем установки четвертого триггера 22 в нулевое состояние, а его инверсного выхода в единичное значение

по входу сброса сигналом с выхода нервоги элемента И 1. При этом с инверснсл о HI,I- хода четвертого триггера 22 снимаегся сигнал р, принимающий единичпое .(мчение в тактах обновления адр(Ч ов считыза.чия выходной информации из блоков памяти.

Сигнал а с выхода эле.мента ИЛИ 24 i сигнал р с инверсного выхода четвертого триггера 22 поступают соответственнс; на первый и второй информационный входы

0 коммутатора 25. На управляющий вход коммутатора 25 поступает сигнал с инверсного выхода второго триггера 4. Под действием этого сигнала коммутатор 25 транслирует сигналы с первого и второг о информационг ных входов соответственно на первый и второй выходы в нечетных циклах счета счетчика 2 и на второй и первый выходы - в четных циклах. С первого и второго BKJXO- дов коммутатора 25 сигналы поступают на вторые входы соответственно вторщ о 7 и

0 третьего 8 элементов И, разрешая 1рохож- дение СИ через их первые входы на выходы и да.тее на входы первого 9 и второго 10 счетчиков адреса. При этом обповле)1ие адресов на выходах первого 9 и Brofioro 10 счетчиков адреса происходит под управлс5

нием сигнала а на циклах записи и cnriia. ia Р - на циклах считываия.

Таким образо.м. входная информация записывается в блоки памяти по новому ад- ресу не в каждом такте, а один раз на каждом интервале .At, требуя для этого cro. ibKo ячеек памяти, сколько )аз ук.1ал1ЫБаются интервалы .At в величине К задержки (или на ячейку памяти больп1е).

35

Формула и: опретени.ч

Устройство для программируемой .и- держки информации, содержащее первый элемент И, первый счетчик тактов, iiepBi n i

и второй триггеры, первый и второй мультивибраторы, первый и второй блоки памяти, элемент ИЛИ и выходной регистр, причем вход первого мультивибратора и вычитающий вход первого счетчика тактов являются синхровходо.м устройства, инфор.ма- ционныи вход nepBoi o счетчика тактов ян ляется входо.м длите.пьности задержки сг ройства, Bxcx i разрешения записи счетчика тактов соединен с выходом ncjiBoro

эле.мента И, выход заема первого 141 тчиг ;|

тактов соединен с первым входом первс.го элемента И и синх)овходом перво о трииера, вход сброса которого, вход c6i)oca вюрого триггера и второй вход об ьединены и яв.чя ются входом сброса устройства, иинсрс ный выход второго трщ гера ооедищ и с cid

инфор.мационн1,1М входом и входом 3:) пись-чтение первого б,1ока памяти, ;;|1чм(1Й вьгход второго ipnirepa соединен с ллолом «Загпк ь-чтение. BTOpoi o б,ток;1 мимям.

вымм П1. -)П .)гс) мультивибратора соединен с нхолом ппрг)го мультивибратора, выход которою 1(К Линен с входами выборки пер- lioio и BTOf)or) блоков памяти, инфор- M;iiui()niibic входы которых поразрядно 1 оолине}1ы и являются информационными млилпмп устройства, выходы первого и вто- рисо блоков памяти соединены поразрядно и подключены к информационным входам выходного регистра, синхровход которого соединен с выходом второго мультивибратора, вход сброса выходного регистра соединен с выходом первого триггера, выход НЫХОДНО1Ч) рег истра является информационным выходом устройства, отличающееся тем, что, с целью упрощения устройства, в него введены второй, третий, четвертый и пятый v.-ie ienTbi И, первый и второй счетчики адреса, второй и третий счетчики тактов, третий, четвсртьи и пятый триггеры, третий и четвергый блоки памяти, входной регистр, блок cpaBHfiniH и коммутатор, причем первые входы второго, третьего и четвертого элементов И, синхровходы третьего, четвер- Tf)ro и пятого триггеров, синхровход вход- погч) регистра, счетный вход второго и вы- чптак)И1.ий вход третьего счетчика тактов соединены с синхрсшходом устройства, выход первого э. К меига И соединен с входом уста- 1141ки трст1 е1о г питера, входом сброса чет- HCj iiMo григ.гера, входами сброса первого ti вгорого счетчиков адреса, счетнь е входы к(п;)рых соедияеьп:. соответственно с выходами iiToporo и третьег о элементов И, выхо- Д1Л перв()|-() и второго счетчиков адреса соединены (. об ьединенными между собой адреепыми входами первого и третьего б,к)ков памн1И и об ьединенными между со- пои ад)еснымп входами второго и четвертой б.токов памяти .соответственно, инфор- Mauiioii ii,ic входы входного регистра и вхо10

15

20

25

30

35

ды первой группы блока сравнения соединены с информационными входами устройства, выходы входного регистра соединены с входами второй группы блока сравнения, выход которого соединен с первым входом элемента ИЛИ и информационным входом третьего триггера, выход которого соединен с вторым входом четвертого элемента И, выход которого соединен с входом сброса второго счетчика тактов, выход которого соединен с объединенными между собой информационными входами третьего и четвертого блоков памяти, входы «Запись- чтение и выборки которых соединены с соответствующими входами первого и второго блоков памяти соответственно, выходы третьего-и четвертого блоков памяти соединены поразрядно и подключены к информационным входам третьего счетчика тактов, вход разрешения записи которого соединен с выходом пятого элемента И, выход заема третьего счетчика тактов объединен с информационным входом четвертого триггера, инверсный выход которого соединен с первым входом пятого элемента И, второй вход которого соединен с выходом второго мультивибратора, выход заема второго счетчика тактов соединен с информационным входом пятого триггера, выход которого соединен с вторым входом элемента ИЛИ, выход которого соединен с первым информационным входом коммутатора, второй информационный вход которого соединен с инверсным входом четвертого триггера, управляющий вход коммутатора соединен с инверсным выходом второго триггера, синхровход которого соединен с выходом заема первого счетчика тактов, первый и второй выходы коммутатора соединены соответственно с вторым входами второго и третьего элементов И.

Изобретение относится к вычислительной технике и позволяет осуществлять задержку медленно изменяющейся информации на К тактов. Цель изобретения - упрощение устройства за счет уменьшения емкости блоков памяти. Устройство содержит элемент И 1, первый триггер 3, второй триггер 4, выделяющий циклы записи и считывания по К тактов для попеременного приема и считывания информации в блоки памяти 12, 14 или 13, 15, мультивибраторы 5 и 6, вырабатывающие сигналы выборки для блоков памяти, счетчики 9 и 10, формирующие адреса для блоков памяти 12, 14 и 13, 15 соответственно, входной регистр 16 и блок 17 сравнения, выявляющие такты изменения входной информации, триггер 18 и элемент И 19 сбрасывающие в ноль на таких тактах и в начале циклов записи, счетчик 20, от.меряющий интервалы времени At между соседними изменениями входной информаци, триггер 23 и элемент ИЛИ 24, формирующие сигнал а-обновления адреса записи входной информации при ее изменении, в начале циклов записи и при переполнении счетчика 20, блоки 12 и 13 памяти для записи, хранения и считывания задерживаемой информации по сформированным адресам, блоки 14 и 15 памяти для записи, хране- }1ия и считывания кодов л1, счетчик 21, триггер 22 и элемент И 26. которые принимают коды из блоков памяти, отсчитывают интервалы времени и формируют сигнал -обновления адреса считывания информации в конце интервалов л t, ко.ммутатор 25 и эле.менты И 7 и 8, разрешающие обновление адресов блоков памяти сигналом а на циклах записи и сигналом р на циклах считывания. 1 ил. с (Л