Устройство для сопряжения источника и приемника информации Советский патент 1988 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для асинхронной передачи информации от источника к приемнику информации, работающих с разными скоростями.

Целью изобретения является повышение быстродействия устройства.

На чертеже представлена блок-схема устройства.

Устройство содержит память 1, третью группу элементов И 2, с первого по четвертый элементы 3-6 задержки, первый 7 и второй 8 триггеры, регистр 9, реверсивный счетчик 10, счетчики считывания 11 и запи- си 12, дешифратор 13 нуля, первую и вторую группы элементов И 14 и 15, первую группу элементов ИЛИ 16, первый элемент И 17, третий триггер 18, состоящий из первого 19 и второго 20 элементов И-НЕ, блок 21 памяти, первый 22 и второй 23 элементы НЕ, второй элемент И 24, первый 25 и второй 26 эле- менты ИЛИ-НЕ, первый элемент ИЛИ 27, третий элемент И 28, пятый элемент ИЛИ 29, четвертую группу элементов И 30, с второго по четвертый элементы ИЛИ 31-33, вторую группу элементов ИЛИ 34, третий эле- мент НЕ 35, входы считывания 36, записи 37, информационный 38, информационный выход 39, первый управляюший 40, адресный 41 и второй управляющий 42 входы.

Устройство работает следующим образом. В исходном состоянии счетчики 11 и 12, реверсивный счетчик 10, триггеры 7 и 8 обнулены, на адресном входе 41 блока 21 памяти находится потенциал, соответствующий нулю, на выходе дешифратора 13 находится потенциал единицы, на входах элемен- та ИЛИ-НЕ 26-потенциал нуля, следовательно, на его выходе присутствует потенциал единицы, который через элементы ИЛИ 27, 31 и 32 поступает на входы элементов НЕ 22 и 23, что запрещает обращение к блоку па- мяти.

При поступлении на вход 38 информации в виде параллельного кода на вход 37 приходит сигнал, который заносит информацию со входа 38 в регистр 9 и устанавливает триггер 8 в единичное состоя- ние, означающее запрос на запись информации в блок 21 памяти устройства. Запрос на запись с прямого выхода триггера 8 поступает на вход триггера 18 и на вход элемента ИЛИ-НЕ 26. Если отсутствует запрос на считывание, на втором выходе триг- гера 18 устанавливается нулевой потенциал. На выходах элементов ИЛИ-НЕ 25 и 26 имеются нулевые потенциалы, которые разрешают обращение к блоку 21 памяти. На выходе элемента НЕ 23 устанавливается сиг- нал записи (потенциал единицы), по которому информация переписывается из регистра 9 в блок памяти по нулевому адресу. Код адреса, по которому происходит запись, подается на вход 41 блока 21 с выхода счетчика 12 через элементы И 15 и ИЛИ 16. Длительность сигнала записи на входе 42 блока 21 памяти определяется элементом 6 задержки. По сбросу сигнала записи запись кода в блок 21 завершается, содержимое счетчика 12 и реверсивного счетчика 10 увеличивается на единицу. На этом завершается цикл обслуживания запроса записи.

При подаче на вход 36 сигнала считывания триггер 7 устанавливается в единичное состояние, означающее запрос на считывание информации из блока 21 памяти устройства. При наличии потенциала единицы на выходе дещифратора 13 нуля на выходах элементов ИЛИ-НЕ 25 и 26 устанавливаются потенциалы нуля, которые разрешают обращение к памяти Запрос на считывание, если отсутствует запрос на запись, поступает через элемент И 17 на вход триггера 18, и на его первом выходе устанавливается низкий потенциал, поступающий через элемент ИЛИ 31 на вход элемента НЕ 22. На выходе элемента НЕ 22 устанавливается сигнал считывания (потенциал единицы). Этот сигнал с задержкой, обеспечиваемый элементом 3 задержки, поступает на вход 40 блока 21 памяти, разрешая считывание информации и выдачу кода через элементы И 2 и ИЛИ 34 на выход 39 устройства. При этом код адреса, по которому происходит считывание, подается с выхода счетчика 11 через элементы И 14 и ИЛИ 16. Длительность сигнала считыван-ия на входе 40 блока 21 определяется элементом 3 задержки. По сбросу сигнала считывания считывание из блока 21 завершается, содержимое счетчика 11 увеличивается, а реверсивного счетчика 10 уменьшается на единицу. На этом завершается цикл обслуживания запроса считывания. При поступлении на вход 36 устройства следующего считывающего сигнала цикл обслуживания запроса считывания повторяется.

Если из блока 21 считана вся информация, содержимое реверсивного счетчика 10 становится равным нулю, вследствие чего дешифратор 13 нуля формирует потенциал нуля, блокирующий элемент И 17. Поступив- щий после этого в устройство запрос на считывание не обслуживается, но хранится в триггере 7, на выходе элемента ИЛИ-НЕ 25 формируется потенциал единицы, который поступает через элементы ИЛИ 27, 31 и 32 на входы элементов НЕ 22 и 23, на выходе этих элементов устанавливаются нули, которые запрещ&ют обращение к блоку 21. Потенциал единицы с выхода элемента ИЛИ-НЕ 25 поступает также на вход элемента НЕ 35, на выходе которого устанавливается потенциал нуля, который закрывает элемент И 24, тем самым блокируются вход счетчика 12 и суммирующий вход реверсивного счетчика 10. При поступлении на вход 37 устройства сигнала запроса на запись информация заносится в регистр 9, а триггер 8 возводится в единицу. На выходе элемента И 28 устанавливается потенциал еди- ницы, который открывает группу элементов И 30, и информация с регистра 9 поступает через группу элементов ИЛИ 34 на выход устройства. Потенциал единицы с.выхода элемента И 28 также поступает через эле- менты ИЛИ 29 и 33 на элементы 6 и 3 задержки соответственно, что обеспечивает сброс сигналов считывания и записи. Содержимое счетчиков 11 и 12, реверсивного счетчика 10 не изменяется.

В случае, когда во время обслуживания запроса на запись в блок 21 первого кода, т.е. на входе дешифратора 13 нуля присутствует потенциал нуля, поступает запрос на считывание, то на выходе элемента ИЛИ-НЕ 25 устанавливается потенциал единицы, который блокирует обращение к блоку 21 памяти, а также через элемент НЕ 35 закрывает элемент И 24, тем самым блокирует вход счетчика 12 и суммирующий вход реверсивного счетчика 10. На выходе элемента И 28 устанавливается потенциал единицы, который открывает группу элементов И 30, и информация с регистра 9 поступает через группу элементов ИЛИ 34 на выход устройства. Содержимое счетчиков 11 и 12, реверсивного счетчика 10 не изменя- ется.

Блокировка элемента И 17 снимается после записи хотя бы одного кода в блок 21 памяти.

Если сигнал считывания на вход 36 устройства приходит во время обслуживания запроса записи, при этом снята блокировка элемента И 17, сигнал запроса считывания блокируется до окончания обслуживания запроса записи, т.е. до сброса триггера 8. После сброса триггера 8 начина- ется цикл обслуживания запроса считывания. Аналогично, если сигнал записи на вход 37 устройства поступает во время обслуживания запроса считывания, обслуживание запроса записи начинается после окончания обслуживания запроса считывания, т.е. после сброса триггера 8.

В случае, когда есть записанная информация в памяти и одновременно поступают сигналы записи и считывания, то триггер 18 устанавливается в одно из двух состояний. Пусть, например, это будет состоя- ние, когда на выходе элемента И-НЕ 20 устанавливается потенциал нуля, выдаваемый с выхода элемента ИЛИ 32 на вход элемента НЕ 23. С выхода элемента НЕ 23 выдается потенциал единицы (запрос записи). По окончании цикла обслуживания запроса записи триггер 8 устанавливается в нуль, разрешая тем самым выполнение цикла обслуживания запроса считывания. По концу цикла обслуживания запроса считывания триггер 7 также устанавливается в нулевое состояние. На этом процедура обслуживания одновременно поступивших в устройство запросов на запись и считывание информации завершается.

Формула изобретения

Устройство для сопряжения источника и приемника информации, содержащее регистр, информационный вход которого является входом устройства для подключения информационного выхода источника информации, первый триггер, вход установки которого является входом устройства для подключения синхровыхода приемника информации, второй триггер, вход установки которого является входом устройства для подк тючения синхровыхода источника информации и соединен с синхровходом регистра, выход которого подключен к информационному входу памяти, адресным входом соединенной с выходами элементов ИЛИ первой группы, первые и вторые входы элементов ИЛИ первой группы соединены соответственно с выходами элементов И первой и второй групп, первыми входами подключенных соответственно к группам выходов счетчика считывания и счетчика записи, реверсивный счетчик, выходом соединенный через дешифратор нуля с первым входом первого, элемента И, второй вход и выход которого подключены соответственно к прямому выходу первого триггера и входу установки в «1 третьего триггера, входом установки в «О, соединенного с выходом второго триггера, четыре элемента задержки, выходы которых подключены соответственно к входу сброса первого триггера, первым входам элементов И третьей группы, входу разре шения записи памяти и входу сброса второго триггера, и два элемента НЕ, выходами подключенных соответственно к входам второго и третьего элементов задержки, причем выход первого элемента НЕ соединен со счетным входом счетчика считывания, вычитающим входом реверсивного счетчика и вторыми входами элементов И первой группы, выход второго элемента НЕ соединен с вторыми входами элементов И второй группы, группа выходов памяти соединена с вторыми входами элементов И третьей группы, отличаюи(ееся тем, что, с целью повышения быстродействия устройства, в него введены вторая группа элементов ИЛИ, четвертая группа элементов И, два элемента ИЛИ-НЕ, третий элемент НЕ, второй и третий элементы И и пять элементов ИЛИ, причем выходы элементов И третьей и четвертой групп подключены соответственно к первым и вторым входам элементов ИЛИ второй группы, выходы которых образуют выход устройства подключения к информационному входу приемника информации, суммирующий вход реверсивного счетчика соединен со счетным входом счетчика

записи и инверсным выходом второго элемента И, первым входом соединенного с выходом четвертого элемента задержки, а вторым входом - через третий элемент НЕ с первыми входами первого элемента ИЛИ и третьего элемента И и выходом первого элемента ИЛИ-НЕ, первый и второй входы которого подключены соответственно к выходу дешифратора нуля и инверсному выходу первого триггера, выход первого элемента И соединен с первым входом второго элемента ИЛИ-НЕ, второй вход которого подключен к выходу второго триггера и второму входу третьего элемента И, а выход - к второму входу первого элемента ИЛИ, выходом

соединенного с первыми входами второго и третьего элементов ИЛИ, выходы которых подключены соответственно к входам первого и второго элементов НЕ, а вторые входы - соответственно к инверсному и прямому выходам третьего триггера, выход третьего элемента И соединен с первыми входами четвертого и пятого элементов ИЛИ, выходы которых подключены к входам первого и четвертого элементов задержки, а вторые входы - соответственно к выходам второго и третьего элементов задержки, выход регистра подключен к первым входам элементов И четвертой группы, вторые входы которых соединены с выходом третьего элемента И.

Изобретение относится К вычислительной и информационно-измерительной технике и может найти применение в организации обмена информацией между устройствами, работающими с разной скоростью. Устройство производит передачу информации от одW ного устройства к другому с предварительной записью ее в буферное запоминающее устройство. Целью изобретения является повышение быстродействия устройства, содержащего регистр 9, три триггера 7, 8 и 18, четыре элемента 3-6 задержки, реверсивный счетчик 10, дешифратор 13 нуля, счетчики записи 12 и считывания 11, память I, три группы элементов И 14, 15, 2, элемент И 17 и два элемента НЕ 22 и 23. В устройство введены группа элементов ИЛИ 34, группа элементов И 30, два элемента ИЛИ-НЕ 25 и 26, элемент НЕ 35, пять элементов ИЛИ 27, 31, 32, 33, 29, два элемента И 24, 28, которые обеспечивают повышение быстродействия за счет передачи информации непосредственно с входа 38 на выход 39 устройства без записи ее в память .1, если память не заполнена. 1 ил. с (Л со 00 00 со ел