Устройство для деления Советский патент 1988 года по МПК G06F7/52 

СО

х

со

о ее

Изобретение относится к вычислительной технике, а именно к множй- тельно-делительным устройствам ЭВМ, и может быть использовано для построения специализированных быстродействующих вычислительных устройств, а также при разработке быстродействующих устройств деления,удобных для изготовления в составе больших интег- ральных схем (БИС),

Целью изобретения является расширение области применения за счет возможности обработки как положитель- гых, так и отрицательных нормализо- ванных чисел.

/На чертеже представлена блок-схема устройства для деления.

Устройство содержит входной ре гистр 1 делимого, входной регистр 2 делителя, блок 3 вычисления обратной величины, первый 4 и второй 5 промежуточные регистры, блок 6 умножения, выходной регистр 7, вход 8 делимого, вход 9 делителя, выход 10 частного и тактовый вход 11.

Блок 3 содержит управляемый преобразователь 12 в дополнительный код узлы 13 и 14 табличной памяти и сумматор 15 (алгебраический).

Информационные входы регистров 1 и 2 являются соответственно входом 8 делимого и входом 9 делителя устройства. Тактовые входы регистров 1, 2, 4, 5 и 7 соединены с тактовым входом 11 устройства. Выход регистра 1 делимого подключен к информационному входу первого промежуточного регистра 4, выход которого подключен к входу первого сомножителя блока 6.

Входной регистр 2 делителя соединен выходом знакового разряда делителя с управляющими входами преобразователя 12 и сумматора 15 и третьим адресным входом узла 13, выходом - с информационным входом преобразователя 12.

Первый и второй адресные входы узла 14 подключены соответственно к первой и второй группам выходов преобразователя 12, первый и второй ад- ресные входы узла 13 подключены со-, ответственно к первой и третьей группам выходов преобразователя 12. Выходы узлов 13 и 14 соединены соответственно с первым информационным вхо- дом (вход уменьшаемого) и вторым информационным входом (вход вычитаемого) сумматора 15, выход которого

Q

0 5

о

0 5

5

0

5

подключен к информационному входу второго промежуточного регистра 5.

Входом второго сомножителя блок 6 соединен с выходом второго промежуточного регистра 5, выходом - с информационным входом выходного регистра 7, выход 10 которого является выходом устройства.

Входные регистры 1 и 2 и выходной регистр 7 предназначены для кратковременного запоминания операндов соответственно делимого, делителя и частного, а также для обеспечения совместно с промежуточными регистрами 4 и 5 конвейерного способа обработки данных. Все указанные регистры имеют разрядность, соответствующую зарядности поступающих в устройство операндов.

Преобразователь 12 предназначен для преобразования дробной части операнда делителя из дополнительного кода в прямой код и может быть выполнен в виде многоразрядной комбинационной схемы. Узлы 13 и 14 предназначены для хранения величин, которые используются в процессе нахождения обратной величины делителя. Узел 14 предназначен для хранения опорных значений, узел 13 - поправок к опорным значениям обратной величины;

Сумматор 15 предназначен для уточнения значения обратной величины делителя. Он может быть вьтолнен в виде многоразрядной комбинационной схемы.

Блок 6 предназначен для нахождения произведения делимого на обратную величины делителя и также может быть выполнен в виде многоразрядной комбинационной схемь, допускающей умножение чисел, представленных в дополнительном коде.

В устройстве реализован метод деления, заключающийся в предварительном определении обратной величины С делителя X и последующем ее умножении на делимое У. При этом предполагается, что входными операндами делимого и делителя являются п-разряд- ные двоичные числа, представленные в дополнительном коде, у которых запятая фиксирована после одного разряда целой части, причем 1 f | X | 2, Одним из методов вычисления функции С 1/Х является метод кусочно-линейной аппроксимации, в соответствии с которым диапазон изменения аргумента разбивается на интервалы, количество которых определяется требуемой точностью. Каждый из интервалов аппроксимации разбивается на подынтервалы.

Для получения возможности обрабатывать как положительные, так и отрицательные числа в устройстве вычисления функции С. осуществляются в соответствии с выражением Q

tc,:a.n -x,W-c,K

ленные в дополнительном коде, записываются соответственно во входные регистры 1 и 2. В преобразователе 12 осуществляется преобразование дробной части делителя X в прямой код. По адресу, указанному m старшими разрядами дробной части X, представленной в прямом коде, из узла 14 выбирается опорное значение обратной величины С , которое поступает на выход

LB,

ЙОП

где X - значение аргумента начальной (опорной ) точке к-го подынтервала j опорное значение обратной величины С -. на k-м подын ок

20

Bj

М; 1

J

k

тервале;

значение поправки к обратной величине аргумента Xj J значение тангенса угла наклона j-ro отрезка аппроксимации функции С абсциссi

0,1,2, ...,2п-1 (п - разрядность входных операндов делимого и делителя, О, 1,2,...,2 (1 - количест- 30 во старших разрядов в дробной части делителя, по которым определяется значение величины Mi) ,

0,1,2,...,2 (т 1, m - количество старших разрядов дробной части делителя, по которым определяется значение

вычитаемого сумматора 15, Одновременно по адресу, указанному 1 старшими и (п - m - 2) мпадшими разрядами 15 дробной части X. представленной в прямом коде, из узла 13 выбирается значение величины В. , которое поступает на вход уменьшаемого сумматора 15. При этом величина В имеет знак, противоположный знаку делителя X. В сумматоре 15 производится вычисление обратной величины делителя, которая представляет собой сумму ок сли X О, и разность

i:4.iiJib v A v rit-T / iчг f rr

1/X к оси 25 tB,on - С,, , если X 0. По прихо- ду второго тактового импульса значение обратной величины делителя записывается в промежуточный регистр 5, Одновременно в промежуточный рег|1стр 4 записывается величина У. Содержимое промежуточных регистров 4 и 5 поступает на блок 6, на выходе которого формируется искомое частное. По приходу третьего тактового импульса Полученное число записывается в выходной регистр 7 и из него поступает на выход 10 устройства.

35

величины Сд )

Формула изобретения

«

этом С„

1/IX

„1, знак

ОК ч оК

имеет место в случае положительных, знак минус - отрицательных значений аргумента X,

Для 16-разрядных входных операндов с 14-разрядной дробной частью, одним разрядом целой части и знаковым разрядом при m 11 и 1 6, т,е, при разбиении диапазона изменения аргумента 128 интервалов аппроксимации, каждый из которых в свою очередь разбивается на 32 подынтервала, точность определения обратной величины достигает значения и,еК 2Устройство работает следующим образом.

По приходу первого такта импульса на вход 11 величины У и X, представленные в дополнительном коде, записываются соответственно во входные регистры 1 и 2. В преобразователе 12 осуществляется преобразование дробной части делителя X в прямой код. По адресу, указанному m старшими разрядами дробной части X, представленной в прямом коде, из узла 14 выбирается опорное значение обратной величины С , которое поступает на выход

вычитаемого сумматора 15, Одновременно по адресу, указанному 1 старшими и (п - m - 2) мпадшими разрядами дробной части X. представленной в прямом коде, из узла 13 выбирается значение величины В. , которое поступает на вход уменьшаемого сумматора 15. При этом величина В имеет знак, противоположный знаку делителя X. В сумматоре 15 производится вычисление обратной величины делителя, которая представляет собой сумму ок сли X О, и разность

20

15

25

35

Формула изобретения

«

Устройство для деления, содержащее входные регистры делимого и делителя, выходной регистр, два промежуточных регистра, блок умножения и блок вычисления обратной величины, причем информационные входы входных регистров делимого и делителя соединены с входами делимого и делителя устройства соответственно, выход входного регистра делимого

соединен с информационным входом

первого промежуточного регистра, выход которого подключен к первому блоку умножения, второй вход которо- го соединен с выходом первого промежуточного регистра, информационный вход которого подключен к выходу блока вычисления обратной величины, информационный вход которого соединен с выходом входного регистра де лителя, тактовый вход устройства подключен к тактовым входам регистров делимого и делителя, промежуточных регистров и выходного регистра, информационный вход которого соединен с выходом блока умножения, а выход - с выходом устройства, при этом блок вычисления обратной величины содержит два узла табличной памяти и сум- матор, выход которого является выходом блока вычисления обратной величины, а информационные входы подключены к выходам узлов табличной памяти, отличающе е ся тем, что, с целью расширения области применения за счет возможности обработки как положительных, так и отрицательных нормализованных чисел, в блок вычисления обратной величины введен управляемый преобразователь в

дополнительный код, а сумматор выполнен алгебраическим, при этрм вход управляемого преобразователя в дополнительный код является входом блока вычисления обратной величины, входы второго узла табличной памяти соединены с выходами первой и второй груп разрядов управляемого преобразователя в дополнительный код, а входы первого узла табличной памяти соединены с выходами первой и третьей групп управляемого преобразователя в дополнительный код и управляющим входом блока вычисления обратной величины, который подключен к выходу разряда входного регистра делителя и соединен с входами управления режимом работы управляемог о преобразователя в дополнительный код и сумматора .

Изобретение относится к вычислительной технике, а именно к множи- тельно-делительным устройствам ЭВМ, и может быть испольэова но для построения быстродействующих специализированных вычислительных устройств, а также при разработке быстродейст - вующих устройств деления, удобных для изготовления в составе больших интегральных схем (БИС). Целью изобретения является расширение области применения за счет возможности обработки как положительных, так и отрицательных нормализованных чисел. Устройство содержит входные регистры 1, 2 делимого и делителя, блок 3 вычисления обратной величины, промежуточные регистры 4,5,блок 6 умножения, выходной регистр 7, входы 8, 9 делимого и .делителя, выход 10 частного, тактовый вход 11. Блок 3 содержит управляемый преобразователь 12 в дополнительный код, узлы 13, 14 табличной памяти и алгебраический сумi СЛ