Запоминающее устройство с диагональной адресацией Советский патент 1988 года по МПК G11C15/00 

со со

00

Изобретение относится к вычислительной технике и может быть использовано в качестве оперативной памяти ортогональной ЭВМ.

Цель изобретения - расширение области применения устройства за счет варьирования кода начала считываемого разрядного столбца данных.

На чертеже представлена структур- ная схема запоминающего устройства с диагональной адресацией.

Устройство содержит m сумматоров 1, m коммутаторов адреса 2, выполненных в виде элементов 2И-2И-2ИЛИ, m блоков памяти 3 с встроенными адресными дешифраторами, регистр ввода вывода 4, входы кода начала разрядного столбца 5, адресные входы устройства 6, информационные входы-вы- ходы устройства 7, вход 8 записи, вход 9 считывания, вход 10 сдвига вниз, вход 11 сдвига вверх, вход 12 внешнего приёма, вход 13 внутреннего приема.,

Устройство работает следующим образом.

Процедура записи в память. Данные подлежащие записи в память, поступаю на информационные входы-выходы устро ства 7 и при поступлении сигнала Прием внешний 12 помещаются в сдвиговый регистр ввода-вывода 4, Затем при поступлении сигнала Сдвиг вниз на е разрядов 10, содержимое регист ра циклически сдвигается вниз на число разрядов е, определяемое младшими разрядами кода адреса. На входы кода начала разрядного столбца 5 поступает код 111-11, таким образом на входы адресных дешифраторов всех блоков памяти 3 через злементы 2И-2И-2ИЛИ 2 транслируется значение адреса, поданно го на адресные входы устройства 6. Далее после поступле- НИН сигнала Запись 8 происходит этап записи, и информация из сдвигового регистра 4 заносится в соответствующие ячейки блоков памяти 3.

Процедура считывания горизонталь- ного слова.

На входы задания кода начала разрядного столбца 5 поступает код 111-11. На адресные входы устройства Ь поступает код адреса считываемого слова. Далее после поступления сигнала Чтение 9 происходит этап считывания и информация из выбранных ячеек блоков памяти 3 по сигналу Прием

внутренний 13 заносится в сдвиговый регистр ввода-вывода 4. Для восстановления первоначального порядка элементов слово по сигналу Сдвиг вверх на е разрядов циклически сдвигается вверх, аналогично сдвигу при процедуре записи.

Процедура считывания разрядного столбца.

На входы кода начального разрядного столбца 5 поступает унитарный код (все нули и одна единица), причем единица указывает блок памяти, в ячейке которого хранится первый разряд разрядного столбца. На входы встроенного адресного дешифратора выбранного блока памяти 3 через элемент 2И-2И-2ИЛИ 2 транслируется код адреса, поданный на адресные входы устройства 6, а на модули памяти с последующими номерами - последовательно увеличенный на единицу. Далее происходит этап считывания, и информация из выбранных ячеек блоков памяти 3 заносится в сдвиговый регистр ввода-вывода 4. Для восстановления первоначального порядка элементов, слово циклически сдвигается вверх, аналогично сдвигу или процедуре считывания горизонтального слова.

Формула изобретения

Запоминающее устройство с диагональной адресацией, содержащее блоки памяти, информационные входы и выходы которых соединены с соответствующими выходами и входами регистра ввода-вывода, вход-выход которого является информационным входом-выходом устройства, сумматоры по числу блоков памяти,

отличающееся

тем, что, с целью расширения области применения устройства за счет варьирования кода начала считываемого разрядного столбца данных, в устройство введены коммутаторы адреса, управляющие входы и информационные входы первой группы которых являются соответственно входами кода начала разрядного столбца и адресными входами устройства, выходы сумматоров подключены к информационным входам второй группы соответствующих коммутаторов адреса, выходы которых соединены с адресными входами соответствующих блоков памяти, входы записи и считывания которых объединены и являются

313998

одноименными входами устройства, выходы коммутатора адреса каждого предыдущего разряда устройства, начиная с первого, соединены с одними входами сумматора следующего разряда, причем выходы ком1 гутатора адреса последнего разряда подключены к одним

19

входам сумматора первого разряда устройства, другие входы сумматоров являются входом логической единицы устройства, управляющие входы сдвига вниз, вверх, внутреннего и внешнего приема регистра ввода-вьгаода являются одноименными входами устройства.

Изобретение относится к вычислительной технике и может быть использовано в качестве оперативной памяти ортогональной ЭВМ. Целью изобретения является расширение функциональных возможностей устройства за счет варьирования кода начала считываемого разрядного столбца данных. Устройство содержит m блоков 3 памяти, m сумматоров 1, регистр 4 ввода- вывода и m коммутаторов адреса 2. Цель изобретения достигается введением коммутаторов адреса, причем выходы коммутатора адреса каждого предыдущего разряда устройства, начиная с первого, соединены с одними входами сумматора следующего разряда, выходы коммутатора адреса последнего разряда подключены к одним входам сумматора первого разряда устройства. 1 ил. с (Л