Устройство для умножения Советский патент 1988 года по МПК G06F7/52 

Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах различного назначения, в частности в цифровых интегрирующих машинах. Целью изобретения является расширение функциональных возможностей за счет вычисления текущего значения произведения при плавном изменении сомножителей. Устройство содержит регистры 4, 3 множимого и множителя, накапливающий сумматор 10,схему сравнения 9, счетчики 1, 2, шесть . элементов И 12-17, элемент ИЛИ 18, группу элементов ИСКЛЮЧМаЦЕЕ ИЛИ 11, три мультиплексора 5-7 и триггер 8. 1 ил. g (Л

4 СЛ

4

Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах различного назначения, в частности в цифровых интегрирующих NfauiHHax.

Цель изобретения - расширение функциональных возможностей за счет вычисления текущего значения произ- ведения при плавном изменении обоих сомнолдателей.

На чертеже представлена функциональная схема устройства умножения.

Устройство содержит счетчики 1 и 2, регистр 3 множителя и регистр 4 множимого, мультиплексоры 5-7, триггер 8, схему 9 сравнения,- накапливающий сумматор 10, группу элементов ИСКЛЮЧА ОЩЕЕ ИЛИ 11, элементы И 12-17, элемент ЯПИ 18, входы 19 множителя, входы 20 множимого, тактовый вход 21, вход 22 Сброс и выходы 23 устройства.

Входы 19 и 20 через регистры 3 и 4 соединены с входами мультиплексора 6, а выходы счетчиков 1 и 2 - с входами yльтиплeкcopoв 5 и 7.

Выходы мультиплексоров 5 и 6 соединены с входами схемы 9 сравнения, выход Больше которой соединен с входот элемент;а 12., а выход Меньше с входом элемента 13, входами элементов 11 и входом переноса сумматора 10, Выход элемента 12 соединен с первым входом элемента 18 и с входам элементов 14 и 16. Выход элемента 13 соединен с вторым входом элемента 18 и с входами элементов 15 и 17.Выход элемента 18 соединен с синхровхо дом сумматора 10,Выходы элементов 14 15 соединены с входами счетчика 1, а выходы элементов 16 и 17 - с входами счетчика 2„ Вход 21 устройства соединен с синхровходами регистров 3 и 4, с вторыми входами элементов 12 и 13 и счетнь м входом триггера 8. Вход 22 устройства соединен со сбросовыми входами счетчиков 1 и 2, сумматора 10 и триггера 8. Единичный выход триггера 8 соединен с управляющими входами мультиплексоров 5 - 7 и вторыми входами элементов 16 и 17, а инверсный выход триггера 8 соединен с вторыми входами элементов .14 и 15. Выходы мультиплексора 7 соединены че рез группу элементов 11 с входами сумматора 10, выходы которого являются выходами 23 устройства.

Накапливающий сумматор 10 содержит замкнутые в кольцо комбинационный сумматор 24 и регистр 25. Схема 9 сравнения формирует сигнал Больше, если код А по абсолютной величине больше кода Б, или сигнал Меньше, если код А меньше кода В. При равенстве кодов А и В сигналы Больше и Меньше не формируются. Схема 9 сравнения может быть выполнена, как и в известном устройстве, на комбинационном статоре и Логических элементах или другим известным способам. Счетчики 1 и 2, регистры 3, 4 и 25 и триггер 8 срабатьшают по заданному фронту тактовых импульсов. Мультиплексоры 5-7 при нулевом сигнале V пропускают на выход код с первой группы входов, а при единичном сигнале V - с второй группы входов.

На входы 19 и 20 подаются га-разрядные двоичные коды множителя а и множимого b соответственно. В приведенном варианте устройства разрядности сомножителей равны, хотя в общем случае они могут быть разными. В этом случае коду с меньшей разрядностью присваийается дополнительное число старших разрядов, а. разрядность m устройства принимается равной наибольшей разрядности сомножителей, при этом регистр и счетчик, соответствующие данному сомножителю, могут иметь меньшее, чем т, число разрядов. На вход 21 устройства подаются тактовые импульсы с периодом следования i .

Устройство работает следующим образом.

После включения устройства на вход 22 подается сигнал, устанавливающий счетчики 1 и 2, триггер 8 и регистр 25 в исходное нулевое состояние. При наличии на входах 19 и 20 кодов множителя и множимого начинается процесс умножения.

При нулевом состоянии триггера 8 на схему 9 сравнения поступают коды со счетчика 1 и регистра 3, а на вход сумматора 10 через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11 - код со счетчика 2, одновременно разрешается работа элементов И 14 и 15. Если а О, то схема 9 сравнения вьщает сигнал Больше,при этом под действием тактового импульса, проходящего через элементы И 12 и 14, к содержимому счетчика 1 при- бавляетс5;Ь единица, а к содержимому накапливающего сумматора 10 прибавляется код счетчика 2. Если а 0,

то из содержимого счетчика 1 и сумматора 10 вычитается соответственно единица и код счетчика 2..

При единичном состоянии триггера 8 на схему 9 сравнения поступают коды со счетчика 2 и регистра 4, а на вход сумматора 10 через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 11 - код со счетчика 1. Одно5

ка 1 и регистра 3, к содержимому сумматора прибавляется или отнимается код счетчика 2, а в четных подтактах сравнивают коды счетчика 2 и регистра 4, т.е. происходит попеременный анализ кода множителя и множимого, при этом коды в счетчиках 1 и 2 изменяются в таком направлении, чтобы

временно разрешается работа элементов Q.сравняться с кодами в регистрах 3 и 4, И 16 и 17, а работа элементов И 14 и соответственно. После того, как коды 15 за прещается, если , то схема 9 в счетчиках 1 и 2 сравняются с кодами

регистров 3 и 4 соответственно, сигналы на выходах Больше и Меньше

сравнения выдает сигнал Больше,при том содержимое счетчика 2 увеличивается на единицу, а к содержимому сумма- 15 схемы 9 сравнения не формируются и тора 10 прибавляется код счетчика 1. изменение кодов в счетчиках 1 и 2 и

сумматоре прекращается, при этом в

сумматоре 10 оказывается код, равный

произведению а-Ь.

Пусть .

В нечетных подтактах в сумматор

10 поступают коды со счетчика 2,коЕсли b О, то схема 9 сравнения выдает сигнал Меньше, а из содержимого счетчика 2 и сумматора 10 вычитается соответственно единица и код счетчика 1.

20

Таким образом, в нечетных подтактах работы сравниваются коды счетчи.0, 1, 2,.. .,(, .a.(a+1),.....(b-1X,b,b,...

Первые а тактов Последующие (Ь-а) тактов.

В четных подтактах в сумматор 10 изменяются в следующей последовательпоступают коды со счетчика 1, которые зо. , 2, 3, ..., (а-1),а, .а, а, ..., а,

Первые а тактов Последующие (Ь-а) тактов.

В течение первых а тактов суммиро- при этом на выходе схемы 9 сравнения вание разрешено как в четных, так и 35 появляются сигналы Больше или в нечетных подтактах,. а в последующих Меньше, которые обеспечивают изме- (Ь-а) тактах - только в четных подтак- тах. Следовательно, в сумматоре 10 накопится код

нение кодов в счетчиках 1 и 2 и сумматоре 10.

Если скорости изменения а и Ь

а-

Ь-а

ri + Si+ Z а

1-

а+1

(а-1)+1

а + а(Ь-а) аЬ.

40 1

(а-1) + превышают величины - единиц младшего разряда кодов, то в устройстве устанавливается следящий режим, при этом коды в счетчиках 1 и 2 отслежиПри а b О аналогичными рассуж- 45 вают входные коды а и b, а код в сум- дениями можно показать, что в суммато- маторе 10 равен текущему значению ре 10 накопится кодпроизведения а-Ь.

Ъ-1 b а-Ь

f- i+ 2 ab.Формула изобретения

i l 1 1 i.i

50 При а b О в сумматоре накопит- Устройство для умножения, содержася код.щее регистры множимого и множителя,

: « 1накапливающий сумматор, схему сравнеf i f- i а .ния, первый счетчик, первый и второй

элементы И, элемент ИЛИ и группу элеЕсли входные коды множителя и мно- ментов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем входы

жимого начинают плавно изменяться,томножимого и множителя устройства явнарушается равновесие между ляются информационными входами регисчет.чиков 1 и 2 и регистров 3 и 4,стров множимого и множителя соответ

ка 1 и регистра 3, к содержимому сумматора прибавляется или отнимается код счетчика 2, а в четных подтактах сравнивают коды счетчика 2 и регистра 4, т.е. происходит попеременный анализ кода множителя и множимого, при этом коды в счетчиках 1 и 2 изменяются в таком направлении, чтобы

налы на выходах Больше и Меньше

схемы 9 сравнения не формируются и изменение кодов в счетчиках 1 и 2 и

20

торые изменяются в следующей последовательности:

при этом на выходе схемы 9 сравнения появляются сигналы Больше или Меньше, которые обеспечивают изме-

нение кодов в счетчиках 1 и 2 и сумматоре 10.

Если скорости изменения а и Ь

ственно, выходы накапливающего сумматора являются выходами устройства, тактовый вход которого соединен с первыьги входами первох о и второго элементов И и синхровходом регистра множимого, причем выход Больше схемы сравнения5 соединен с вторым входом первого элемента И, а выход Меньше - с вторым входом второго элемента И, с первыми входами элементов ИСКЛЮЧАЮЩЕЕ РШИ группы и входом переноса накапливающего сумматора, информационный вход разряда которого (где i Ij. m - разрядность сомножителей) соединен с выходом i-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, а информационный вход j-ro разряда (где j m+l5.) соединен с выходом т-го элемента ИСКЛОЧА- ЩЕЕ ИЛИ группы, причем выходы перво го и второго элементов И соединены с входами элемента ИЛИ, выход которого соединен с синхровходом накапливающего сумматора, а вход Сброс устрой ства соединен со сбросовыми входами накапливающего сумматора и первого счетчика, отличающееся тем, что, с целью расширения функциональных возможностей за счет вычисления текущего значения произведения при плавном изменении обоих сомножителей j в устройство введены третий, четвертый, пятьй и шестой элементы И второй счетчик, первый, второй и третий мультиплексоры и триггер, соединенный счетным входом с тактовым входом устройства, а сбросовым входом - с входом Сброс устройства, причем прямой выход триггера соединен с

5

0

5

0

5

управляющими входами первого, второго и третьего мультиплексоров и с первыми входами пятого и шестого элементов И, а инверсный выход триггера соединен с первыми входами третьего и четвертого элементов И, выходы которых соединены соответственно с входами сложения и вычитания первого счетчика,а йыходы пятого и шестого элементов И соединены соответственно с входами сложения и вычитания второго счетчика, при этом выходы первого счетчика соединены с первой группой информаи юнньпс входов первого мультиплексора и второй группой информационных входов третьего мультиплексора, а выходы второго счетчика - с; второй группой информационных входов первого мультиплексора и с первой группой информационных входов третьего мультиплексора, выходы регистров множителя и множимого соединены соответственно с первой и второй группами информационных входов второго муль- типлексора, причем выходы первого и второго мультиплексоров соединены соответственно с первой и второй группами входов схемы сравнения, а выходы третьего мультиплексора соединены с вторыми входами элементов ИСКЛОЧАЩЕЕ ИЛИ группы, причем выход первого элемента И соединен с вторьми входами третьего и пятого элементов И, а выход второго-элемента И соединен с .. вторьв-да .входами четвертого и шестого элементов И, а тактовый вход и вход Сброс устройства соединены с синхровходом регистра множителя и синхровходом второго счетчика соответственно.