Адаптер канал-канал Советский патент 1988 года по МПК G06F13/00 

ф1/г.

Изобретение относится к вычислительной технике и может быть использовано как системное устройство для связи цифровых вычислительных машин в многомашинном вычислительном комплексе.

Целью изобретения является повышение производительности адаптера за счет непосредственной асинхронной передачи управляющих и информационных сигналов из канала в канал путем введения блока коммз тации обмена и за счет новой организации связей в адаптере и сокращения времени реакции адаптера на сбойные ситуации путем введения, таймера.

На фиг, 1 представлен адаптер канал-канал; на фиг 2 - блок микропрограммного з правления; на фиг.З - таймер; на фиг, 4 - блок коммутации обмена; на фиг,, 5 - схема формирования адреса микрокоманду на фиг 6 - временная диагра: 1ма последовательное ти сигналов при передаче одного байта данных из канала I в канал II; на фиг S 7 - блок-схема, алгоритма выполнения адаптером канал-канал команды Записать.

Адаптер канал-канал (фиг,1) содержит два полуадаптера 1 и 2 каждый из которых включает регистр 3,1(3.2) команд, схему 4.1(4„2) сравнения ад-- pecoB, регистр 5,1 (5о2) состояния и мультиплексор 6.1(6,2) выходных сигналов,, блок 7 MHKponporpaiycMHoro управления, блок 8 коммутации обмена таймер 9s информационные входы 10 и 11, адресные входы 12 и 13, управляющие входы 14 и 15 соответственно первой и второй групп входов адапте- ipa, первые и вторые входы 14.1 и 15„ ИНФ-К (информация от канаила), 14,2 и 15.2 УИР-К (управление от канала),, И 4,3 и 15.3 АДР-К (адрес от канатш), 14,4 и 15.4 ВБР-К (выборка)S 14,5 и 15о5 РВБ-К (разрешение выборки) 14,6 и 15,6 БЛК-К (блокировка), 14,/7 и 15о7 РАБ-К (работа канала) блока 7 информационные выходы 16 tT управляющие выходы 18 и 19 первой и второй групп выходов адаптера соответрт венно, первые и вторые вьпюды 18,1 и 19.1 РАБ-А (работа абонемента) 18,2 и 19„2 УПР-А (управление от абонемек та), 18,3 и 19.3 АДР-А (адрес от абонемента), 18,4 и 19„4 ВБР-А (обратна выборка),.. 18,5 и 19,5 ТРБ--А (требование от абонента).. 18,6и19„6 ffiio -A

0

5

0

5

0

0

(информация от абонента) блока 7,входы 20 и 21 Адрес опознан, с первого по шестой управляюЕдие выходы 22-27 и управляющие выходы 28-31 первой, второй, третьей и четвертой групп выходов блока 7,, вход 32 синхронизации адаптера, информационные входы 33 и 34 блока 7, выходы 35 и 36 признаков первой и второй групп выходов блока 7: 35,1 и 36,1 ПГ01, ПГ02 (признак готовности к обмену полуадаптеров 1 и 2), 35.2 и 36,2 ЗГИ, ЗП2 (признак выполнения команды Записать в полуадаптерах 1 и 2), 35.3 и 36Л ВН2-1 (признак Внимание от другого полуадаптера), 35.4 и 36.4 ЧТ1.5 ЧТ2 (признак выполнения команды Считать в полуадаптерах 1 и 2), 35,5 и 36.5 УПР1, УПР2 (признак выполнения команды Управление з полуадаптерах 1 и 2), 35,6 и 36.6 KOI, К02 (признак окончания команды обмена данными в полуадаптерах 1 и 2), седьмой и восьмой управляющие выхо.ды 37 и 38, пер- вь.й и второй входы 39 и 40 команд, вход 41 синхронизации блока 7,

Входь5 10j12 к выходы 16 адаптера являются информационными, адресными входами групп входов и информационными выходами группы выходов первого полуадаптера. Входы 11, 13 и выходы 17 адаптера являются информационными, адресными входами групп входов и информационными выходами группы выходов второго полуадаптера.

Блок микропрограммного управления (фиг,2) содержит схемы 42 и 43 формирования адреса микрокоманд, регистры 44 и 45 адреса микрокоманд, мультиплексор 46, блок 47 памяти микрокоманд, регистры 48 и 49 микрокоманд, выходы 50 и 51 анализа групп выходов

регистров 48 и 49; 50.. 1, 51,1 - АН КОМ1 (анализ команды 1); 50.2s 51,2 - АН,КОМ2 (анализ команды 2); 50,3, 51Л - АН.К01, АН.К02 (анализ завершения операции передачи данных в полуадаптерах 1 и 2); 50.4, 51,4 - АН, (анализ признака Внимание от другого полуадаптера); 50,5s, 51,5- АН.А, (анализ наличия сигнала АДР- К Б полуадаптерах 1 и 2) | 50,б, 51,,6-- АН.УПР-К (анализ наличия сигнала УПР-К в полуадаптерах 1 и 2); 50,7,, 5К7 - АН,ИНФ-К (анализ наличия сигнала ИНФ-К в полуадаптерах 1 и 2); 50.8, 51,8 - АН,ВБР-К (анализ наличия сигналов ВБР-К в полуадаптерах 1 и

2); 50,9, 51.9 - АН.ЧТ (анализ выполнения команды Считать в полуадаптерах 2 и 1); 50.10, 51.10 - АН.УПР (анализ выполнения команды Управление в полуадаптерах 2 и 1); 50.11, 51.11 - АН.ЗП (анализ выполнения команды Записать в полуадаптерах 2 и 1); 50.12, 51.12 - АН.РВБ-К (анализ наличия сигналов РВБ-К в полуадаптерах 1 и 2); 50.13, 51.13 - АН.5ЛК-К (анализ наличия сигналов БЛК-К в полуадаптерах 1 и 2), выходы 52 и 53 адреса следующей микрокоманды регистров 48 и 49.

Блок 8 коммутации обмена (фиг.4) содержит элементы НЕ 54-57, элементы И 58-66, элементы ИЛИ 67-70, RS-триг геры 71 и 72.

Таймер 9 (фиг.З) содержит триггеры 73 и 74, счетчики 75 и 76, триггеры 77 и 78.

Схема 42(43) формирования адреса микрокоманд (фиг.5) блока 7 содержит с- первого по одиннадцатый элементы И 79 первой группы, с первого по четвертый элементы И 80 второй группы, с первого по второй элементы И 81 третьей группы, элементы ИЛИ.82 группы элементов, выход 83. .

На фиг. 6 изображена временная диаграмма последовательности сигналов при передаче одного байта данных из

канала 1 в канал 2; на фиг. 7 - блок схема алгоритма выполнения адаптером канал-канал команды Записать.

Регистры 3.1 и 3.2 предназначены для приема кода команды с информационных входов полуадаптеров 2 и 1 соответственно по управляющим сигналам ШК1-РК2 (шина канала I - регистр команд 2) с выходов 23 и 26 блока 7 микропрограммного управления и передачи его на один из информационных входов мультиплексоров 6.1 и 6.2 соответственно.

Схемы 4.1 и 4.2 сравнения адресов осуществляют сравнение адресов, поступающих с информационных и адресны входов полуадаптеров 1 и 2 соответственно, при отсутствии на управляющих входах сигналов Блокировка, поступающих с выходов 22 и 25 блока 7 соответственно.

Регистры 5.1 и 5.2 предназначены для формирования байтов состояния по сигналам сброса с выходов 24 и 27 и сигналам установки с выходов 29 и 31 блока 7 и передачи байтов состояния

0

0

5

на один из информационных входов мультиплексоров 6.1 и 6.2 соответственно.

Адаптер указывает свое состояние каналу, используя пять битов байта: состояния: нулевой - указатель Внимание, третий - указатель Занято, четвертый - указатель Конец работы канала, пятый - указатель Конец работы устройства и седьмой - указатель Особый случай.

Мультиплексоры 6.1 и 6.2 предназначены для приема информации на один из информационных входов в зависимости от управляющих сигналов с выходов 28 и 30 блока 7 и передачи ее на информационные выходы 16 и 17 адаптера соответственно.

По сигналу PK-l lA (регистр команд в шину адаптера) на управляющих входах мультиплексоров 6.1 и 6,2 команды из регистров 3.1, 3.2 передаются на выходы 16 и 17 соответственно. По сигналу ШК2-ША (шина канала 2 в шину адаптера) на управляющих входах мультиплексоров 6.1, 6.2 данные с входов 11 и Ю адаптера, выданные в полуадаптеры 2.1, передаются на выходы 16 и 17 соответственно.

По сигналу РА-ША (регистр адреса в шину адаптера) на управляющих входах мультиплексоров 6.1, 6.2 адрес с входов 12 и 13 адаптера передается на выходы 16 и 17 соответственно. По сигнапу РС-ША (регистр состояния в шину адаптера) на управляющих входах мультиплексоров 6.1, 6.2 передается байт состояния на выходы 16 и 17 соответственно .

Блок 7 микропрограммного управления осуществляет управление работой полуадаптеров 1 и 2 в соответствии с записанным в блоке 47 постоянной памяти микрокоманд алгоритмом работы.

Блок 8 коммутации обмена состоит из схемы коммутатора и двухразрядного регистра и осуществляет в режиме передачи данньгх преобразование управ- Q ляющих сигналов ИНФ-К полуадаптером 1.2 в управляющие сигналы ИНФ-А от полуадаптеров 2.1 соответственно и запись их на триггеры 71 и 72. При- этом сигнал ИНФ-А от полуадаптера, выполняющего команду Записать, образуется инверсией сигнала ИНФ-К от канала, в котором выполняется команда Считать, а сигнал ИНФ-А от полуадаптера, выполняющего команду

5

0

5

Считать, образуется сигналом ИНФ- К от канала, в котором выполняется команда Записать. Установки и сбросы сигналов ИНФ-А в полуадаптерах, выполняющих команду Уточнить байт команды, осуществляются сигналами МУ ИНФ-А, МС ИНФ-А с входов 37 и 38 блока 8 соответственно,

Таймер 9 предназначен для сокра- щения времени реакции адаптера на сбойные ситуации за счет выработки ; на счетчиках 75 и 76 сигналов пере- I полнения, записи их на триггерах 77, 78 с последующей передачей в блок 7. ; Адаптер работает следующим обра- зом,

; В исходном состоянии каждьг { полу- I адаптер находится в ожидании команды I от канала или признака Внимание от I другого полуадаптера (фиг,6), I Последовательность начальной вы- I борки полуадаптёра 1 начинается с I выдачи каналом I на вход 10 адреса адаптера, сопровождаемого сигналами ДЦР-К,, ВБР-К, РВБ-К, После сня :тин сигнала Блокировка на управля- ;ющем входе 22 схемы 4,1 в случае сравнения адреса, выданного каналом I на вход 10, с адресом полуадаптера, :поступающим с входа 12, на выходе i схемы 4.1 вырабатывается сигнал Ад-- I рее опознан, В этом случае блок 7 прерывает распространение, сигнала | ВБР-К, выставляет на выходе 18.1

I сигнал РАБ-А который передается

I на вход разрешения счета счетчика |75 9, и начинает работать |по записанной в постоянной памяти Iблока 47 микропрограмме. При этом организация условных и безусловных переходов по микропрограмме образу- ется модификацией адреса микрокоманды.

Модифицированный адрес,, записыва- емый в регистры 44 и 45 блока 7, образуется на выходах элементов И 80 группы схем 42 и 43 после подачи на их входы адресов микрокоманд с выходов 52.и 53 регистров 48 и 49, сигналов Адрес опознан, Переполнение, РАБ-К с входов 20, 21, 33, 34-, 14,7 и 15,7 и результатов анализа сигналов с выходов элементов И 79 схем 42 и 43, Например, после выдачи РАБ-А каналу I на первый вход 50,5 четвертого элемента И 79,4 схемы 42 поступает сигнал АН,АДР-К и, пока на втором входе этого элемента И бу-

0 5 Q

5

,

0

дет сигнал АДР-К, адрес в регистре 44 не изменится, т.е. полуадаптер 1 находится в ожидании сброса сигнала АДР-К. После сброса каналом сигнала АДР-К в модифицированный разряд регистра 44 запишется ноль, в регистр 48 из блока 47 памяти занесется новая микрокоманда, в адресном поле которой будет адрес следующей микрокоманды, а в информационном снимется сигнал АН. АДР-К и появится на выходе 28 блока 7 микроприказ РА-ША, С приходом сигнала РА-ША на управляющий вход мультиплексора 6,1 на его выходе по-. явится адрес адаптера,

В следующем такте работы по новому адресу микрокоманды оруществляет- ся выборка след тощей микрокоманды с сигналами АН.УПР-К и АДР-А на выходах 50,6 и 18,3 регистра 48 соответственно. Такт работы определяется частотой следования синхросигналов с входа 41,

Управление двумя полуадаптерами одним блоком 7 микропрограммного управления осуществляется следующим образом. В первой половине такта работы с мультиплексора 46 производится выборка микрокоманды цолуадапт.ера 1, во второй - полуадаптера 2,

Анализ кода команды канала, поступившего, например, на вход 39 блока 7, осуществляется посредством двух микроопераций анализа АН.КОМГ , АН.КОМ2 с выходов 50.1 и 50,2 регистра 48 соответственно.

По сигналу АН.КОМГ , подаваемому на вход 50.1 элементов И 80 группы, на выходах появляется результат анализа четырех старших разрядов кода Команды, При этом однозначно определяются команды Проверить ввод-вывод, Управление, Считать, Считать в- обратном направлении, Уточнить байт команды.

По сигналу АН.КОМ2 аналогично АН.КОМ1 происходит анализ двух младших разрядов кода команды, Со-четание микроопераций АН,КОМ1, АН.КОМ2 однозначно определяет команды Холостой ход, Записать. Команды Записать, Считать, Считать в обратном направлении, .5 правление требуют д,пя выполнения согласованной команды от другого канала. Например, команда Считать, посылаемая каналом I, может быть выполнена адаптером только после того, как каналом II будет послана в адаптер команда Записать, и наоборот.

Рассмотрим выполнение полуадаптером 1 команды Записать от канала I. После анализа кода команды полуадаптер 1 сбрасывает сигнал АДР-А на выходе 18.3 блока 7 и подает на входы 50.9, 50.10 и 50.11 девятого, десято10

го и одиннадцатого элементов И 79 схемы 42 сигналы анализа. Логическое умножение сигналов АН.ЧТЛЛЧТ2, АН.УПР УПP2, АН.ЗПАЛЗП2 может быть равно логической единице, если в полуадаптере 2 выполняются команды Считать, Считать в обратном направлении, Управление, Записать соответственно. Сигнал АН.ЧТ Л , если в полуадаптере 2 выполняется согласованная команда Считать от 20 канала II. В этом случае команды обоих каналов выполняются после передачи им байтов состояний из регистров 5.1, 5.2. Если один из , сигналов

или полуадаптера 2 соответственно. Для этого на входы 50,6, 50.3 элементов И 79 из регистра 48 поступают сигналы АН.УТТР-К и АН.К02. Получив от полуадаптера 1 сигнал ВН2-1, полуадаптер 2 путем с выхода 31 блока 7 сигнала на вход регистра 5.2 устанавливает в единичное состояние нулевой разряд Внимание этого регистра и выдает сигнал ТРБ-А с выхода 19.5 блока 8 каналу II. После приема байта состояния с указателем Внимание 15 канал II вводит команду Уточнить байт команды, по которой полуадаптер 2 с выхода 17 посылает в канал нулевой байт состояния; передает каналу код команды из регистра 3.2; посьтает байт состояния с указателем Конец работы канала (КРК), Конец работы устройства (КРУ) в 4,5 разрядах байта состояния.

Обработав код команды, ЦВМ через

30

35

АН.ЗПЛЗП2 или АН.УПР ЛУПР2 равен 25 канал II вьщает в полуадаптер 2 согласованную команду Считать. Аналогично полуадаптеру 1 полуадаптер 2 проверяет в полуадаптере 1 присутствие необходимой для начала обмена команды Записать. При этом Логичес- кое умножение сигналов АН.ЗП. , В случае, если один из сигналов АН. ЧТЛЧТ1, АН.УПР. Л УПР1 равен логической единице, команда Считать отвергается полуадаптером 2 с указателями Занято в третьем разряде регистра 5.2. При условии АН.ЗПАЗП1 1 полуадаптер 2 устанавливает сигналы ШК2-ША на управляющем входе мультиплексора 6.2 ЧТ., ПГ02 на выходах 36.4, 36.1 регистра 49 блока 7 и выходит в ожидание сигналов УПР-К с входа 15.2 и К01 с входа 35.6 схемы 43. С установкой сигнала ПГ02 данные из канала I под управлением блока 8 коммутации обмена начинают передаваться в канал II.

Блок 8 работает следующим образом. В исходном состоянии, при отсутствии сигналов РАБ-А на входах 18.1, , 19.1 и ПГ01, ПГ02 на входах 35.1, 36.1 на R- и S-входы триггеров 71 и 72 поступает логический ноль, и триггеры находятся в состоянии хранения, на выходах 18.6, 19.6 блока 8 сигналы ИНФ-А отсутствуют. С приходом в блок 8 сигналов ЗПГ , ЗП2 на входы 35.2, 36.2 сигналов.ПГ01, ПГ02 при наличии сигнала РАБ-А на устаноединице, команда Записать отвергается полуадаптером 1 с указателем Занято в третьем разряде регистра 5.1. Если полуадаптер 2 свободен, из регистра 48 на вход 35.3 схемы -43 поступает сигнал ВЕ2-1. По сигналу ШК1-РК2 на управляющем входе 23 регистра 3.2 команд в полуадаптер 2 записывается код команды Записать. После сброса сигнала УПР-К блок 7 формирует байт состояния на регистре 5.1 в зависимости от условий, сложившихся в адаптере, выдает на управляющий вход мультиплексора 6.1 сигнал РС-ША, а на выход 18.2 - сигнал дО УПР-А и выходит на ожидание сигнала ИНФ-К от канала I. Получив УПР- А и байт состояния канал I выдает ИНФ-К, завершая тем самым последовательность начальной выборки. В от- д вет на ИНФ-К полуадаптер 1 сбрасывает сигналы РС-ША, УПР-А и выходит в ожидание сброса ИНФ-К. По сбросу ИНФ-К полуадаптер 1 устанавливает на выходах 35.2, 35.1 регистра 48 сигналы ЗП1, ПГ01, которые передаются на входы элемента НЕ 54 и на входы элементов И 58, 61 блока 8 и выходит в ожидание сигналов, указывающих на окончание передачи данных: уПР-К по выходу 14.2 пятого элемента И 79 схемы 42 или К02 по входу седьмого элемента И 79 схемы 42 от канала .1

50

55

0

0

или полуадаптера 2 соответственно. Для этого на входы 50,6, 50.3 элементов И 79 из регистра 48 поступают сигналы АН.УТТР-К и АН.К02. Получив от полуадаптера 1 сигнал ВН2-1, полуадаптер 2 путем с выхода 31 блока 7 сигнала на вход регистра 5.2 устанавливает в единичное состояние нулевой разряд Внимание этого регистра и выдает сигнал ТРБ-А с выхода 19.5 блока 8 каналу II. После приема байта состояния с указателем Внимание 5 канал II вводит команду Уточнить байт команды, по которой полуадаптер 2 с выхода 17 посылает в канал нулевой байт состояния; передает каналу код команды из регистра 3.2; посьтает байт состояния с указателем Конец работы канала (КРК), Конец работы устройства (КРУ) в 4,5 разрядах байта состояния.

Обработав код команды, ЦВМ через

5 канал II вьщает в полуадаптер 2 согласованную команду Считать. Аналогично полуадаптеру 1 полуадаптер 2 проверяет в полуадаптере 1 присутствие необходимой для начала обмена команды Записать. При этом Логичес- кое умножение сигналов АН.ЗП. , В случае, если один из сигналов АН. ЧТЛЧТ1, АН.УПР. Л УПР1 равен логической единице, команда Считать отвергается полуадаптером 2 с указателями Занято в третьем разряде регистра 5.2. При условии АН.ЗПАЗП1 1 полуадаптер 2 устанавливает сигналы ШК2-ША на управляющем входе мультиплексора 6.2 ЧТ., ПГ02 на выходах 36.4, 36.1 регистра 49 блока 7 и выходит в ожидание сигналов УПР-К с входа 15.2 и К01 с входа 35.6 схемы 43. С установкой сигнала ПГ02 данные из канала I под управлением блока 8 коммутации обмена начинают передаваться в канал II.

30

25

дО д

35

25

дО д

дО д

50

дО д

55

вочный S-вхол триггера 71 с выхода элемента ИЛИ 68 передается сигнал установки в единицу. При этом с выхода RS-триггера 71 сигнал ИНФтА передается в канал (фиг.7) и на инверсный вход установки в нбль триггера 73 таймера 9, разрешая запись логической единицы по переднему фронту сигнала ИНФ-К с входа 14,1 в этот триггер. Канал отвечает выдачей байта данных на информационные входы 10 и с задержкой сигнал ИНФ-К , который поступает с входа 14.1 на элемент НЕ 57 и элементы И 63, 65 блока 8, По переднему фронту этого сигнала производится установка триггера 73 таймера, и на вход сброса счетчика 75 поступает сигнал сброса. Если сигнал ИНФ-К на входе 14,1 триггера 73 отсутствует, счетчик 75 продолжает работать в режиме счета, -и сигнал переполнения с выхода 33 триггера 77 передается в блок 7, инициализируя занесение на регистр 44 начальный адрес подпрограммы отключения адаптера от каналов

Таким образом, с помощью таймера 9 осуществляется временной контроль начальной выборки, окончания обмена} передачи данных на установку и сброс сигналов управления и идентификации в течение заданного времени. Сигнал ИНФ-К от канала I с вхо/;а 14.1 узла 8 через элемент И 65 передается на установочный вход RS-триггера 72, с выхода которого сигнал ИНФ-А пе- редает,ся на RS-триггер 74 таймера 9 и на выход 19.6 полуадаптера 2 в канал II. Принципы работы элементов 74, 76 78 аналогичны описанным вьше для элементов 73, 75, 77. Приняв данные с выхода 17 адаптера5 канал II выдает сигнал ИНФ-К, который поступает на вход 15.1 блока 8 и сбрасывает сиг- нал ИНФ-А с выхода 18.6 триггера 71

По сбросу ИНФ-А на выходе 18„6 канал I сбрасывает информацию и сигнал ИНФ-К с входов 10,14/1 соответственно, в результате чего сигнал ИНФ-А с выхода 19.6 снимается. После сброса каналом II сигнала передача первого байта данных завершается, с выхода 18.6 триггера 71 снова выдается сигнал каналу I, и адаптер готов к передаче сле дующего байта данных.

После передачи последнего байта данных канал, являющийся инициатором

10

обмена в ответ на ИНФ-А

вьздает на вход 14.2 блока 7 сигнал УПР-К , например в полуадаптер 1.

По этому сигналу в блоке 7 на регистр 48 запишется микрокоманда с признаками ШК2-ША 0; МС. ИНФ-А 15 ПГОГ -0; . и полуадаптер 1 с выхода 16 передает в канал байт состояния с указателями Конец работы канала, Конец работы устройства и сбрасывает сигнал РАБ-А и выходит в исходное состояние. Получив сигнал КОГ , полуадаптер 2 сбрасы- . вает ПГ02 и также выходит на окончание команды Считать. По сбросу сигналов РАВ-А в обоих полуадаптерах работа счетчиков 75, 76 таймера 9 блокируется.

Команда Считать от канала I выполняется полуадаптером 1 аналогично команде Записать, но сигнал ЗПГ 0, а сигнал и первым появляется сигнал ИНФ--А на выходе 19„6 триггера 72 блока 8„ При вьтолнении команды Управление установка и сброс триггеров 71 и 72 производятся микропрограммно по входам 37.15 37.2

и 38.1, 38.2 соответственно с

При выполнении адаптером остальных команд сигнал ВН2-1 не выдается, и полуадаптеры работают независимо друг от друга по записанным в

блоке 47 постоянной памяти микропро- rpat-шам.

0

5

0

Формула изобретени-я

1 о Адаптер канал-канал, содержащий два полуадаптера, каждый из которых содержит регистр команд, схему сравнения адресов, регистр состояния и мультиплексор выходных сигналов, блок микропрограммного управленияj причем входы первых групп входов схем сравнения адресов первого и второго полуадаптеров соединены с информационными входами соответственно первой и вто- .рой групп входов адаптера, входы вторых групп входов схем сравнения адресов первого и второго полуа,цаптеров соединены с адресными входами соответственно первой и второй групп входов управления адаптера, управляющие входы первой и второй групп входов которого соединены соответственно с первыми и вторьши входами признаков ИНФ--К, УПР-К, АДР-К, ВБР-К, РВБ-К,

БЛК-К, РАБ-К блока микропрограммного управления, входы вторых групп входов схем сравнения адресов первого и второго полуадаптеров соединены с пер выми информационными входами соответствующих мультиплексоров выходных сигналов, выходы которых соединены с информационными выходами соответственно первой и второй групп выходо адаптера, управляющие выходы первой и второй групп которого соединены соответственно с первыми и вторыми выходами признаков РАБ-А, УПР-А, АДР-А ВБР-А, ТРБ-А блока микропрограммного управления, первый и второй входы признака Адрес опознан которого Соединены с выходами схем сравнения адресов первого и второго полуадаптеров -соответственно, управляющие выходы блока микропрограммного управления с первого.по шестой соединены соответственно с входом признака Блокировка схемы сравнения адресов входом сигнализации регистра команд и входом сброса регистра состояния первого полуадаптера, с входом признака Блокировка схемы сравнения адресов, входом синхронизации регистра команд и входом сброса регистра состояния второго полуадаптера, управляющие выходы первой-четвертой групп выходов блока микропрограммного управления соединены соответственно с входами управления мультиплексо ра выходных сигналов и входами установки регистра состояния первого полуадаптера, с входами управления мультиплексора выходных сигналов и входами установки регистра состояния второго полуадаптера, выходы регистров состояния в каждом полуадаптере соединены с вторыми информационными входами мультиплексоров выходных сигналов, отличающийся тем, что, с целью повышения производительности, в него введены блок коммутации обмена и таймер, причем первые и вторые входы признака ИНФ-К таймера и блока коммутации обмена. соединены с первым и вторым входами признака ИНФ-К блока микропрограммного управления соответственно, первые и вторые входы признака РАБ-А таймера и блока коммутации обмена соединены соответственно с первым и вторым выходами признака РАБ-А блока микропрограммного управления, вход синхронизации которого соединен

с входами синхронизации таймера и адаптера, первый и второй входы логических условий блока микропрограммного управления соединены с соответствующими выходами таймера, выход признака готовности к обмену данными первого полуадаптера и выход признака выполнения команды Записать в первом полуадаптере первой группы выходов блока микропрограммного управления, выход признака готовности к обмену данными второго полуадаптера и выход признака выполнения команды Записать во втором полуалаптере второй группы выходов блока микропрограммного управления соединены соответственно с первым, вторым, третьим и четвертым входами признаков блока коммутации обмена, седьмой и восьмой управляющие выходы блока микропрограммного управления соединены соответственно с входами установки и сброса блока коммутации обмена, первый и второй выходы которого соединены с соответствующими входами признака ИНФ-А таймера и с управляющими выходами первой и второй групп выходов адаптера соответственно, информационные входы первой группы входов адаптера соединены с первым входом команд блока микропрограммного управления, информационным входом регистра коман и с третьим информационным входом мультиплексора выходных сигналов второго полуадаптера, информационные входы второй группы входовадаптера соединены с вторым входом команд блока микропрограммного управления, информационным входом регистра команд и третьим информационным входом мультиплексора выходных сигналов первого полуадаптера, выходы регистров команд в каждом полуадаптере соединены с четвертыми информационными входами мультиплексоров выходных сигналов.

2. Адаптер поп.1,отличаю- щ и и с я тем, что блок коммутации обмена содержит четыре элемента НЕ, девять элементов И, четыре злемента ИЛИ и два RS-триггера, причем первые входы с первого по четвертый элементов И соединены с первым входом РАЁ-А блока, вторые входы первого и четвертого элементов И соединены с вторым входом признака блока и входом первого элемента НЕ, выход которого соединен с вторыми входами второго и третьего элементов И, третьи входы

13

первого и третьего элементов И соединены с вторым входом ИНФ-К блока и входом второго элемента НЕ, выход которого подключен к третьим входам второго и третьего элементов И, выходы первого и второго элейентов И соединены соответственно с первым и вторым входами первого элемента ИЛИ. третий вход которого соединен с входом сброса блока, выходы третьего и четвертого элементов И соединены с первым и вторым входами второго элемента ИЛИ, третий вход которого соединен с входом установки блока, выхо ды первого и второго элементов ИЛИ соединены соответственно с R-входом и S-входом первого RS-триггера, первые входы с пятого по восьмой элементов И соединенЬ с вторым входом при- знака РАБ-А блока, вторые входы шестого и седьмого элементов И-соединен с четвертым входом признака блока и входом третьего элемента НЕ, выход которого соединен с вторыми входами пятого и восьмого элементов И, третьи входы шестого и восьмого элементов И соединены с первым входом признака ИНФ-К блока и входом четвертог элемента НЕ, выход которого соединен с третьим входом пятого и седьмого элементов И, выходы пятого и шестого элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, третий вход которого соединен с входом сброса блока, выхо ды седьмого и восьмого элементов И соединены с первым и вторым входами

o

5694

5 0 5 О

5

14

четвертого элемента ИЛИ, третий вход которого соединен с входом установки блока, выходы третьего и четвертого элементов ИЛИ соединены соответственно с R- и S-входами второго RS-триггера, четвертые входы элементов И с первого по восьмой соединены с выходом девятого элемента И, первый и второй входы которого соединены с первым и третьим входами признаков блока соответственно.

3. Адаптер по п.1, отличающий с я тем, что таймер содержит четыре триггера и два счетчика, инверсные входы установки в О первого и второго триггеров которого соединены с первым и вторым входами признака ИНФ-А таймера, а входы синхронизации соединены с первым и вторым входами признака ИНФ-К таймера соответственно, выходы первого и второго триггеров соединены с входами сброса соответственно первого и второго счетчиков, входы разрешения счета которых соединены соответственно с первым и вторым входами признака РАБ-А таймера и с инверсными входами установки в О третьего и четвертого триггеров, установочные входы которых соединены с выходами переполнения соответственно первого и второго счетчиков, счетные входы которых соединены с входом синхронизации таймера, выходы третьего и четвертого триггеров являются первым и вторым выходами переполнения таймера.

Фиг.:

Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных комплексах. Цель изобретения - повышение производительности адаптера за счет непосредственной асинхронной передачи управляющих и информационных сигналов из канала в канал путем введения в адаптер, содержащий два по- луадаптера 1, 2 и блок 7 микропрограммного управления, блока 8 коммутации обмена и сокращения времени реакции адаптера на сбои путем введения таймера 9. 2 з.п. ф-лы, 7 ил.

фигЛ

т

W

Фиг.5

14256 дг,

flfm

wmoHoaumb. i

J