Устройство для декодирования кодов, представленных в системе остаточных классов Советский патент 1988 года по МПК H03M7/18 

-

Устанавна

fiiZ.

ю

to со

N3

СО

Изобретение относится к автомати- :ке и вычислительной технике и может использоваться в аппаратуре передачи данных, функционирующей с кодами сие темы остаточных классов (СОК).

Целью изобретения является сокращение объема оборудования.

На фиг, 1 представлена схема уст- poiScTBa для декодирования кодов, ;представленных в СОК; на фиг. 2 - I схема блока вычисления коэффициента. Устройство (фиг. 1) содержит элемент 1 задержки, элемент И 2, триггер |3, информационный вход 4 устройства, I установочный 5 и тактовый 6 входы устройства, регистр 7, счетчик 8, ;элемент И 9, счетчики 10 и 11, вход ;12 запуска устройства, элемент 13 .за ;держки, дешифратор 14, блок 15 памя- : ти, дешифратор 16, группы регистров 1 17 и 18, регистр 19, блок 20 вычис- I ления коэффициента, элементы 21 и 22 : задержки, умножители 23 и 24, триггер : 25, элемент 26 задержки, регистр 27, 1 элемент 28 задержки, элемент ШШ 29, ;; элемент 30 задержки, выход 31 оконча кия работы устройства, сумматор 32, выход 33 результата устройства, информационный выход 34 блока 20 вычис ления коэффициента, элементы 35 и 36 задержки.

Блок 20 вычисления коэффициента (фиг. 2) содержит мультиплексор 37 и 38, выход 39 окончания вычис- ления блока 20, элементы НЕ 40-48, триггеры 49-52, элементы 53-63 задержки, элементы ИЛИ 64-72, счетчики 73-75, сумматоры-вычитатели.76-78, схемы 79 и 80 сравнения, элементы И 81-97, регистры 98 и 99.

Сумматоры 32, 76-78 могут быть выполнены на микросхеме КР 1802ИМ1. Сумматор имеет четьфе информационных входа, четыре входа направления при- ема числа с соответствующего информационного входа, четыре управляющих входа операции над числами (сложение или вычитание), вход разрешения приема информации, вход разрешения вы- дачи результата, информационный вы- .ход, выход равенства результата нулю выход знака результата. Причем каждому информационному входу соответствует свой вход направления приема и свой управляющий вход операции.

Если на вход направления приема подана логическая 1, то информация с определенного входа при приходе

импульса по входу разрешения приема записьгоается в сумматор. Если на управляющий вход операции подается логическая 1, то соответствующее число записывается в сумматор со знаком +, а если - лоГиче.ский О, то со знаком -.

В устройстве (фиг. 1) применен принцип декодирования, который основывается на последовательном позиционном преобразовании числа А по формуле

А а,, + . ..,. .. ,

где m;(,N) - модули системы; а, oi. ;

а. - коэффициенты, вычисляемые следующим образом:( oi; - вычет по модулю т-)

L llSiiSl-iblSi

ш,

где L 0,1,.2,... подбирается с

меньщим значением и таким, чтобы aj имело целое значение.

Коэффициент а; вычисляется следующим образом (,4...);

а.

J-Hi IbilSi.

mi

3 filSi.i.Slii;i5i

m,

at

I Ll rSi:ii ±Li:1.5x

m;,i

Если исключить лю.бые,К-К вычетов, то коэффициенты а, соответствующие этим вычетам, не вычисляются, а также модули т,, соответствующие им в вычислениях, участия не принимают. Такой принцип последовательного декодирования позволяет осуществлять декодирование в темпе поступления вычетов о(; .

Блок 20 вычисляет коэффициент а; и работает следующим образом.

Элемент 53 задержки задерживает входной импульс на время срабатыва- кия триггера 49. Элементы 54 и 55 aaдержки задерживают входной импульс на время срабатывания сумматора 76, Элемент 56 задержки задерживает входной импульс на время, равное суммарному времени срабатывания счетчика 73 и схемы 79 сравнения. Элемент 57 задержки задерживает входной импульс на время переключения триггера 50.

29323 ;

Если значение числа , равно нулю, то на выходе равенства результата нулю сумматора 76 устанавливается единичньш сигнал, разрешая прохождение импульса через элемент И 81. С выхода последнего импульс поступает на второй вход элемента ИЛИ 72 и третий вход элемента ИЛИ 71. Выход

Изобретение относится к йвтомати- ке и вычислительной технике и может использоваться в аппаратуре передачи данных, функционирующей с кодами системы остаточных классов. Цель изобретения -. сокращение объема оборудования . Поставленная цель достигается тем, что устройство для декодирования кодов, представленных в системе остаточных классов, содержащее блок 15 памяти, сумматор 32, счетчик 8, ум- .ножители 23, 24 и регистры 7, 19, содержит элементы 1, 13, 21, 22, 26, 28, 30 задержки, элементы И 2,9, счетчики 10,11 триггеры 3,25, дешифраторы 14,16, группы регистров.17,18, регистр 27, блок 20 вычисления коэффициента и элемент ИЛИ 29 с соответствующими связями. 1 з.п. ф-лы, 2 ил, §

Элементы 58 и 59 задержки задерживают д ной импульс элемента ИЛИ 72 устанаввходной импульс на время срабатывания сумматора 77. Элемент 60 задержки задерживает входной импульс на время переключения триггера 51. Элементы 61

и 62 задержки задерживают входной им- 15 счетчика 73, устанавливая на pro

пульс на время срабатьшания сумматора 78. Элемент 63 задержки за;а;ерживает входной импульс на время переключения триггера 52. Импульс с входа запуска в начальный момент работы уста- 20 ка 73, схемы 79 сравнения и элеменнавливает счетчики 73 и 74 и регистр 99 в нулевое состояние, поступлении на вход первого импульса управления на выходе счетчика 74 появляетта НЕ 42.

Таким образом, на выходах счетчи ков 73 и . 74 появляется код числа ед ница. Сформированный схемой сравнеся код числа единица, триггер 49 уста-25 ния едини.чный сигнал поступает на

навливается в нулевое состояйие, что разрешает прием информации в сумматор 76 с первого информационного входа и запрещает прием информации, поступающей на его третий информационный вход. Время задержки импульса управления, поступакядего на элемент 53 задержки, не менее времени срабатьгаания триггера 49. С выхода элемента 53 задержанный импульс поступает на вход элемента ИЛИ 64 и, пройдя через него, на вход элемента 54 задержки и вход разрешения -приема сумматора 76, записывая информацию в сумматор 76 с его первого и второго информацнонньк входов. Импульс с выхода элемента 54 задержки поступает на вход элемента 55 задержки и вход разрешения вьдачи результата сумматора 76, таким образом, в момент окончания импульса на выходе элемента 55 задержки на инфор- .мационном выходе сумматора 76 устанавливается значение числа, равное разности числа, поступившего с входа ы;, и числа, поступившего через мульти - плексор 37 с входа ai,, т.е. о/ -а,. На выходах знака результата и равенства результата нулю устанавливаются соответствующие логические потенциалы. .

С выхода элемента 55 задержки импульс поступает на входы элементов И 81 и 84.

ливает в нулевое состояние регистр 99, выход которого является выходом блока 20. С выхода элемента ИЛИ 71 нмпульс поступает на счетный вход

выходе код числа единица, а также поступает на вход элемента 56 задерж-г ки, с временем задержки не менее суммарного времени срабатьгоания счетчита НЕ 42.

Таким образом, на выходах счетчиков 73 и . 74 появляется код числа единица. Сформированный схемой сравневход элемента НЕ 42 и элемента И 86, разрешая прохождение импульса с выхода элемента 56 задержки через элемент И 86 и элемент ИЛИ 65 на вход

обнуления счетчика 73 и выход блока 20, что является признаком окончания вычисления коэффициента а.

Таким образом, если разность ci -а, равна нулю, то и коэффи1шент ,

Рассмотрим работу блока 20, в слу- . чге, когда otj -а, э 0.

На выходе равенства результата нулю сумматора 76 устанавливается нулевой сигнал и соответственно единичный сигнал на вькоде элемента НЕ 41, который поступает на входы элементов; И 82-84. Таким образом, импульс с выхода элемента 55 задержки через элемент И 81 не проходит, а поступает через элемент И 84 на вход элемента 57 задержки и установочный вход триггера 50 и устанавливает его в нулевое состояние. Нулевой сигнал с выхода триггера 50 поступает на второй и третий входы направления приема сумматора 77, а единичный сигнал пос- . тупает на первый вход направления приема сумматора 77. Импульс с выхода элемента 57 задержки п роходит :через

элемент ИЛИ 66, поступает на вход элемента 58 задержки и вход разреше- ия приема сумматора 77. Информация, поступившая на первый информационный вход сумматора 77 с информационного вы514293236

хода сумматора 76, записывается в сум-Если/ы,-а /

Рассмотрим работу блока для следующих случаев:

матер 77 и через период speMerai, равный времени задержки элемента 58 за- Держки, появляется на информационном Выходе сумматора 77. С выхода элемента 58 задержки импульс поступает на вход разрешениявьщачи результата сум- Натора 77 и установочный вход триггера 60. На прямом выходе триггера |50 устанавливается единичный сигнал, на инверсном выходе - нулевой сиг- йал. .В результате сумматор подготов- nm, а 0.

В этом, случае единичный сигнал с выхода элемента И 82 поступает на вторые входы элементов И 88 и 89. 10 Значение /odj з, /поступает на тор 77 к с его информационного выхода подается на вход схемы 80 сравнения, на другой вход которой поступает значение модуля т с входа блоВ этом, случае единичный сигнал с выхода элемента И 82 поступает на вторые входы элементов И 88 и 89. 10 Значение /odj з, /поступает на тор 77 к с его информационного выхода подается на вход схемы 80 сравнения, на другой вход которой посту; пает значение модуля т с входа блоfieH для вычитания числа га;, поступив|пего на информационный вход суммато- )5ка 20. На первом выходе схемы 80

а 77 с третьего информационногосравнения появляется единичный блока 20 из числа, поступивше-нал, если/об -а,/ . т, на ее втором

го на второй информационный вход свыходе - если а, / т, и на

выхода сумматора 77. Разность ес -а Гтретьем схемы 80 сравнения едиКожет быть положительной, отрицатель-20ничный сигнал появляется в случае,если

йой или равной нулю. Если о(, -а,0,/oij - а,/ i ш-.

|го на выходе .знака результата суммато-Пусть /0(а э, / га , тогда на 76 устанавливается единичный сиг-первый вход элемента И 88 поступает нал, который появляется на выходеединичный сигнал. Импульс с выхода элемента И 82. Так как на выходе эле-25элемента 59 задержки через элементы мента НЕ 40 нулевой сигнал, то нулевойи 88 и ИЛИ 66 поступает на вход зло- сигнал находится и на выходе элементамента.58 задержки и выход разрешения И 83.приема сумматора 77, в котором осуЕсли oij -а О, то единичный сиг- ществляется операция а,/ т.

нал появляется на выходе элемента ЗО Выходной импульс элемента 58 задерж- И83,а нулевой сигнал на выходе эле- ки обеспечивает вывод результата вы- мемта И 82.читания на информационный выход сумДпя вычисления коэффициентов aj не- матора 77. Этот же импульс поступа- обходимо осуществлять вычисление поет на установочный вход триггера 50,

модулю га. В этом процессе участвуют подтверждая факт работы сумматора 77

в режиме вычитания.

Если результат вьмитания получается больше значения т2,то операция вычитания повторяется, т.е. импульс с выхода элемента 59 задержки вновь

40

элементы НЕ 43-46, триггер 50, менты задержки, элементы ИЛИ 66 и 68, сумматор 77, схема 80 сравнения, элементы И 87-91, 93 и 94 и регистр 98.

Если oLgi -а, О, то вычисление («tj.-а, )niodm.2 производится путем вычитания т из ui-i а, до тех пор, пока полученный результат будет положительным, но меньшим То-, т.е. высполня- ется условие

. 0(,) - пга, m,,.

поступает на вход разрешения приема сумматора 77. Этот процесс продолжается до тех пор, пока не вьшолнится условие

a I - пшд rag.

г -. 2.ляется значение/ut -а,/, из которого производится вычитание т до тех пор, пока не будут выполнлться следующие условия

т„:

т,, тогПусть /odz - а, / - пт, да единичный сигнал с второго выхода Если (oij -а,) - пга т то . схемы 80 сравнения поступает на пер- При результате сг - а, О вычис-вый вход элемента И 91. Импульс с

выхода элемента 59 задержки поступает на второй вход элемента И 91 и с его выхода подается на первьй вход элемента ИЛИ 72 и второй вход элемен та ИЛИ 71. Импульс с выхода элемента ИЛИ 72 производит установку регистра

55

//utj,-a,/ - nmj /cii-a,/ nm-i 0.

99 в нулевое состояние, а импульс с выхода элемента РШИ 71 поступает на

ту блока для сл

- nm, а 0.

В этом, случае единичный сигнал с выхода элемента И 82 поступает на вторые входы элементов И 88 и 89. 10 Значение /odj з, /поступает на тор 77 к с его информационного выхода подается на вход схемы 80 сравнения, на другой вход которой поступает значение модуля т с входа бло)5ка 20. На первом выходе схемы 80

т.

поступает на вход разрешения приема сумматора 77. Этот процесс продолжается до тех пор, пока не вьшолнится условие

a I - пшд rag.

т,, того выхода на пер- льс с

99 в нулевое состояние, а импульс с выхода элемента РШИ 71 поступает на

вход anevjeHTa 56 задержки и счетный вход счетчика 73, В последнем записывается единица, на выходе схемы 79 сравнения появляется единичный сигнал и выходным импульсом элемента И 86 счетчик 73 обнуляется. На выходе блока 20 появляется импульс, свидетельствующий об окончании вычисления коэффициента вд, причем а 0. Работа этой части блока 20 уже указана,

Пусть /сбг- а, / - пга j га

г

тог- выход

да единичный сигнал с третьего

схемы ВО сравнения поступает на первый j из указанных трех условий (1), нулевой вход элемента И 89, на третий вход которого поступает импульс с выхода элемента 59 задержки. Этот импульс проходит через элемент И 89 и через элемент ИЛИ 68 поступает на вход раз-20 решения записи регистра 98, в который записывается число, поступившее на его информационный вход с информационного выхода сумматора 77.

Импульс с выхода элемента ИЛИ 68 является признаком того, что вычисление значения /o6j- а / по модулю тп, закончено и результат записан в регистр 98.

В этом случае единичный сигнал с выхода элемента И 83 подается на входы элементов И 90 и 94.

Вычисление значения

сигнал с выхода элемента И 90 проходит через элемент НЕ 45 и на первый . вход элемента И 94 подается единичный сигнал. На второй вход элемента И 94 поступает импульс с выхода элемента 59 задержки, а на его третий вход - единичный сигнал в случае, если (oij- а,) i О, на четвертом входе - единичный сигнал, когда / otj &,/- 25 -nmj/

При. выполнении всех этих условий импульс с. выхода элемента 29 задерж- ;Ки проходит через элемент И 94 и поступает на вход элемента ИЛИ 66 и сумматор 77 вновь продолжает вычис- -ление. Так продолжается до tex пор, пока не выполняется условие (1),

30

odaпо

Если //otj - а, / - , то на втором выходе схемы 80 сравнения ус- т;1навливается единичный сигнал, и импульс с выхода элемента 59 задержки проходит через элемент И 91 и поступает на входы элементов ИЛИ 71 и 72. В этом случае а 0. Работа этой части блока 20 рассмотрена. Таким образом вычисление а,/im

модулю tn заканчивается при выполнении трех условий

oti - а, о;

/eit- а,/ - пшг 0;(1)

//вб 1 / пгог/ : ™2

Дешифрация вьшолнения этих условий осуществляется элементом И 90. При vLi - а, : О на третий вход элемента И 90 подается единичный сигнал. При а,/ - .O нулевые сигналы устанавливаются на выходах знака результата и равенства результата нулю сумматора 77. Через элементы НЕ 43 и 44 эти сигналы поступают на входы элемента И 87, и в случае выполнения условия - а,/ - nm О на выходе элемента И 87 появляется единичный сигнал, поступающий на первый вход элемента И 90.

Если выполняется условие I , I -nm,j I mj , то единичный сигнал С ретьего выхода схемы 80 сравнения поступает на второй вход элемента И 90.

10

а

В итоге единичный сигнал с выхода элемента И 90 поступает на первый вход элемента И 93, на второй вход которого поступает импульс с выхода элемента 59 задержки, который проходит через элемент И 93 подается на второй вход элемента ИЛИ 68 и, пройдя через него, обеспечивает запись информации с выхода сумматора 77 в регистр 98. Этот импульс является признаком окончания вычисления значения otj. - а, по модулю т.

При невыполнении хотя бы одного

из указанных трех условий (1), нулевой

сигнал с выхода элемента И 90 проходит через элемент НЕ 45 и на первый . вход элемента И 94 подается единичный сигнал. На второй вход элемента И 94 поступает импульс с выхода элемента 59 задержки, а на его третий вход - единичный сигнал в случае, если (oij- а,) i О, на четвертом входе - единичный сигнал, когда / otj &,/- -nmj/

При. выполнении всех этих условий импульс с. выхода элемента 29 задерж- ;Ки проходит через элемент И 94 и поступает на вход элемента ИЛИ 66 и сумматор 77 вновь продолжает вычис- ление. Так продолжается до tex пор, пока не выполняется условие (1),

35

40

45

Если //otj - а, / - , то на втором выходе схемы 80 сравнения ус- т;1навливается единичный сигнал, и импульс с выхода элемента 59 задержки проходит через элемент И 91 и поступает на входы элементов ИЛИ 71 и 72. В этом случае а 0. Работа этой части блока 20 рассмотрена. Таким образом вычисление а,/im

закончено.

1

Имея значение а,/т, производится вычисление коэффициента а по формуле

.(

50

m,

где N 0,1,2,...

55

Непосредственное де11ение и вычитание заменяется опера циями сложения и вычитания. Реализуется следующий алгоритм.

(пп. 1 и 2), т.е. производится вычитание т,, суммирование с га. Это продолжается до тех пор, пока резуль|тат вычитания или суммирования не

станет равным нулю.

j А. Осуществляется подсчет общего числа операций вычитания, в результате чего получаем значение коэффи- |цивнта а.

i Указанный алгоритм реализуется (при помощи элементов НЕ 47 и 48,триг irepoB 51 и 52, элементов 60-63 за- вдержки, элементов ИЛИ 67, 69-71, счетчика 75, сумматора 78, элементов }И 92, 95-97, регистра 99. I На первый .информационный вход сум |матора 78 поступает значение числа :с йыхода регистра 98, на второй информационный вход - с выхода: муль- типлексора 38, на третий информационный вход сумматора 78 подается значение модуля т, на четвертый информационный вход поступает информация с выхода сумматора 78.

После окончания вычисления значения обг - а, по модулю , с выхода длемента ИЛИ 68 импульс поступает на установочньй вход триггера 51, вход элемента 60 задержки и через элемент ИЛИ 69 на установочный вход триггера 52, а также на вход установки счетчика 75, в результате чего последний устанавливается в нулевое состояние.

Нулевой сигнал с прямого выхода триг- до вход триггера 52, подтверждая режим гера 51 поступает на чет вертый вход направления приема сумматора 78, за- прещая прием числа с его четвертого информационного входа и разрешая с первого входа. Нулевой сигнал с пря- j мого выхода триггера 52 запрещает прием информации с третьего информационного входа и разрешает прием с второвьиитания сумматора 78, через элемент ИЛИ 70 - на вход элемента 63 задержки, через элемент ИЛИ 67 - на вход разрешения приема сумматора 78 и вход элемента 61 задержки и через элемент И 92 на счетный вход счетчит ка 75, которьй осуществляет счет этого импульса. Так продолжается до тех пор, пока результат операции

го информационного входа сумматора 78,

на первый, третий и ч етвёртый управля- Q а,/mj-nij. не становится ющие входы операции которого поступает единичный сигнал, а на второй управляющий вход операции - нулевой сигнал.

На этом этап подготовки выполнения .операции /обг- а, / т.;-т , заканчивается.55 Триггер 51 осуществляет управление поступления информации, т.е. либо с выхода регистра 98, либо с выхода сум-

вьиитания сумматора 78, чере мент ИЛИ 70 - на вход элемен задержки, через элемент ИЛИ вход разрешения приема сумма и вход элемента 61 задержки элемент И 92 на счетный вход ка 75, которьй осуществляет этого импульса. Так продолжа тех пор, пока результат опер

тельным или равным нулю. Как результат станет отрицатель на выходе знака результат матора 78 устанавливается н сигнал, который через элем НЕ 47 поступает на вход элемен разрешая прохождение через импульса с выхода элемента 6 ки, С выхода элемента И 97 и

0

5

0 5

0

5

матора 78, триггер 52 управляет режимом работы (вычитание или суммирование) , а счетчик 75 осуществляет подсчет операций вычитания. Начинается. вь,1полнениё операции , следующим образом.

С выхода элемента 60 задержки импульс через элемент ИЛИ 67 поступает на вход разрешения приема сумматора 78, на вход элемента 61 задержки и первый вход элемента И 92, на второй вход которого с инверсного выхода триггера 52 в режиме вычитания сумматора 78 поступает единичный сигнал. Таким образом, при выполнении операции вычитания импульс записи через элемент И 92 поступает на счетный вход счетчика, осуществляющего подсчет этих импульсов.

С выхода элемента 61 задержки импульс подается на вход разрешения вьщачи результата сумматора 78, вход элемента 62 задержки и установочный вход триггера 51, устанавливает его в единичное состояние, запрещая прием информации сумматором 78 с первого информационного входа.и разрешая прием с четвертого.

Если результат операции /icij -л, . -т положительный, то на выходе знака результата сумматора 78 устанавливается единичцый с игнал, а на выходе равенства результата - нулевой сигнал. На выходах элемента И 96 и элемента НЕ 47 появляются нулевые сигналы. С вых.ода элемента 62 за- - держки через элементы И 96 и ИЛИ 69 импульс поступает на установочный

вход триггера 52, подтверждая режим

а,/mj-nij. не становится

вьиитания сумматора 78, через элемент ИЛИ 70 - на вход элемента 63 задержки, через элемент ИЛИ 67 - на вход разрешения приема сумматора 78 и вход элемента 61 задержки и через элемент И 92 на счетный вход счетчит ка 75, которьй осуществляет счет этого импульса. Так продолжается до тех пор, пока результат операции

отрицательным или равным нулю. Как только результат станет отрицательным, то на выходе знака результата сумматора 78 устанавливается нулевой сигнал, который через элемент НЕ 47 поступает на вход элемента И 97 разрешая прохождение через него импульса с выхода элемента 62 задержки, С выхода элемента И 97 импульс

та а . . Порядок вьиисления а, аналогичен указанному порядку вычисления а . После окончания вычисления коэффициента а- в регистр 99 записывается его числовое значение и сформированный элементом ИЛИ 71 импульс поступает на счетный вход счетчика 74 (добавляя в его содержимое единицу) и на вход

10 элемента 56 задержи. Если число на выходах счетчика 71 (равное i-1) не равно числу на выходах счетчика 73, то на выходе схемы 79 сравнения устанавливается нулевой сигнал, и, соот 5 ветственно, единичный сигнал уоявля- ется на выходе элемента . Таким образом, импульс с выхода элемента 56 задержки проходит через элемент И 85 и поступает на вход запуска для

проходит через элемент И 96;20 вычисления коэффициента а; . При этом

триггер 49 остается в единичном состоянии, т.е. сумматор 76 принимает информацию с выхода регистра 99.

Так продолжается до тех пор, пока .25 на выходах счетчика 73 не появится значение числа i-1, В этом случае на выходе схемы 79 сравнения появляется единичньш сигнал. Импульс с выхода элемента 56 задержки через элемент

30 И 86 устанавливает счетчик 73 в нуле- вое состояние и поступает на выход окончания вычисления блока 20, являясь признаком окончания вычисления ко- эффициента.

Устройство (фиг. 1) работает следующим образом.

Элемент 13 задерживает входной импульс на время не менее суммарного времени срабатывания счетчика 8 и

40 блока 15 памяти. Блок 15 памяти слу- жит для хранения значений модулей системы остаточных классов-. Элемент 21 задержки .осуществляет задержку входного импульса на время срабаты45 вания регистра 27, а элемент 22 - задержку на время срабатывания регистра 7. Элемент 26 задержки осуществляет задержку входного импульса па время операции в умножителе 23.

Элемент 28 задержки задерживает входной импульс на время сум 1ирова- ния в сумматоре 32. Элемент 30 эадеря - ки задерживает входной импульс на время срабатывания сумматора 32. Элемент 35 задержки формирует выходной импульс с задержкой на время сраба тывания счетчика 10. Элемент 36 задерживает входной импульс на время, равное сумме времен срабатывания

поступает на установочный триггера 52, в результате чего сумматор 71 переводится в режим суммирования, прохождение шшульсов через элемент И 92 запрещается. Следовательно, счетчик 75 считает только импульсы, характеризуюп1ие режим вычитания. Импульс с вькода элемента И 97 через элемент ИЛИ 70 поступает через элемент 63 задержки, элемент ИЛИ 67 на вход разрешения приема сумматора 78. Если результат суммирования вновь отрицательн,ый, то процесс суммирования повторяется до тех пор, пока результат не становится положительным или равным нулю.

Если результат положительньй, то импульс снова с выхода элемента 62 задержки

сумматор 78 переходит в режим .вычитания, через элемент И 92 разрешается прохождение импульсов на счетный вход счетчика 75.

I

Указанные процессы продолжаются

до тех пор, пока в конце одной из операций суммирования или вычитания результат не станет равным нулю. Тогда на выходе равенства результата нулю сумматора 78 устанавливается единичный сигнал, который разрешает прохождение импульсов через элемент И 95 и запрещает их прохождение через элементы И 96 и 97. Импульс с выхода элемента 62 задержки через элемент И 95 поступает на вход записи регистра 99 и через элемент ИЛИ 71 на первый вход элемента 56 задержки и счетный вход счетчика 73. В регистр 99 записывается число с выхода счетчика 75, которое и является коэффициентом ag.

Коэффициент а- начинает вычисляться с момента прихода на вход блока .20 (i-1)-го импульса. К этому моменту на входе блока 20 присутствует число т- . Значение коэффициента уже

35

.получено, счетчик 73 находится в ну- левом состоянии, а на выходах мультиплексоров 37 и 38 появляется информация с входом а, и т, соответственно. С приходом на вход блока 20 (i-1)-го импульса он подсчитывается счетчиком 74, на выходе которого появляется код числа i-1, а также этот поступает на вход элемента 53 задержки и установочный вход триггера 49, начинается процесс вычисления коэффициен 55

35

1314

счетчика 8, блока 15 памяти, регистра 18.

Если при поступлении на вход 4 устройства вычета 6i; на вход 12 уст- | ойства подается импульс управления, го этот вычет участвует в декодиро- Ьании кода, а при отсутствии импульса управления в ьтет о/; и соЬтветствую |ций- eify модуль тп; для декодирования устройством не воспринимаются. В начальный момент на вход 5 устройства поступает короткий импульс, соторый устанавливает триггер 3, ;четчики 8, 10 и 11, регистры 7, 17, ,. .17ц.2, 18,.. .18, J 27 в нуле- ое состояние, поступает на вход бло jca 20 вычисления коэффициента, а в | егистр 19 записывает число с значе- Йием единица. На информационньй вход 4 устройства подается значение вычета ci, . С входа 6 тактовых импульсов начинают поступать тактовые импульсы йричем на вход 12 поступает импульс.

совпадающий с тактовым по длительное-25 15 памяти. С приходом первого импульти и временному положению.

Наличие нулевого сигнала на прямом выходе триггера 3 предотвращает прохождение импульсов управления че- ез элемент И 9, а единичньш сигнал на его инверсном выходе разрешает их прохождение через элемент И 2. Импульсы с элемента И 2 поступают на вход элемента 22 задержки и вход записи регистра 7, в результате значение вычета «i, с информационного йхода 4 записывается в регистр 7. Так как значение коэффициента а, равно значению вычета oi, , то дальнейших операций по вычислению а, не производится, а начинается процесс вычисления следующих коэффициентов а;.

С выхода регистра 7 информация iiocTynaeT на первый информационный ; вход сумматора 32 и второй информа- :ционньй вход блока 20 вычисления коэффициента, на первый информационньй вход которого подается информация с информационного входа 4 устройства.

Импульс, задержанный элементом 22 задержки, поступает через элемент ИЛИ 29 на вход разрешения приема сум- матора 32 и вход элемента 28 задержки. Так как с триггера 25 на первьтй вход разрешения приема сумматора 32 пода- ется единичный сигнал, а на : торой- и третий входы разрешения приема сум- м,атора 32 - нулевой сигнал, то после

14

поступления импульса с выхода элемента 28 задержки на вход элемента 30 задержки на установочный вход триггера 25 и вход разрешения вьщачи результата Значение коэффициента появляется на информационном выходе сумматора 32 и поступает на выход 33 устройства и информационный вход сумматора 32. Импульс с выхода элемента 28 задержки также устанавливает триггер 25 в единичное состояние, в результате чего на первьй вход разрешения приема сумматора 32 подается ну- левой сигнал, а на его второй и третий входы разрешений приема - единичный сигнал, т.е. сумматор 32 готов к принятию информации, поступающей на его вторые и третьи информационные . входы.

Тактовые импульсы с входа 6 тактовых импульсов устройства поступают . на счетный вход счетчика 8, выходными сигналами которого управляется блок

са на выходе счетчика 8 появляется код числа, соответствующий единице, и на выходах блока 15 устанавливается значение га, и, соответственно, с при0 ходом i-ro импульса устанавливается значение т. С выходов, блока 15 памяти информация подается на информационные входы регистров 18, .,.18|, и 27. Импульсы с входа 12 устройства пос тупают на счетный вход счетчика 11, считающего до К, Счетчик 11 осуществляет подсчет этих импульсов, поступающих также через элемент 1 задержки на установочный вход триггера 3,

0 первый импульс устанавливает его в единичное состояние, в результате чего предотвращается их прохождение через элемент И 2 и разрешается прохождение остальных импульсов через

5 элемент И 9.

Выходные сигналы счетчика 11 управляют работой дешифратора 16, на стробирующий вход которого поступает импульс, задержанньй элементом 13 задержки. При записи в счетчик 11 первого импульса на первом выходе дешифратора 16 появляется единичный сигнал, который поступает на вход записи регистра 18. При поступлении второго импульса управления единичный сигнал подается на вход записи реги-. стра 182 и так продолжается до прихода (К-1)-го импульса управления. Импульс с выхода элемента 13 задержки

0

5

также поступает на вход записи регистра 27 и вход элемента 21 задержки, с выхода которого он поступает на вход разрешения приема умножителя 24 на второй информационный вход которого подается число с выхода регистра 19, значение которого в начальный момент-времени равно единице, на первый информационный вход поступает число с выхода регистра 27. Таким образом, после прихода первого импульса с входа 12 происходит перемножение и на выходе умножителя 24 устанавливается код числа, равного та

С приходом второго импульса с входа 2 и второго тактового импульса в счетчики 8 и 11 записьтается код, соответствующий числу два, и в регистры 18 и 27 записывается значение m . Импульс через элемент И 9 поступает иа вход элемента 36 задержки и вход записи регистра 19, а информация с выходов умножителя 24 записывается в регистр 19, т.е; после прихода второго импульса управления в регистр 19 записывается значение т,. Этот же импульс с выхода элемента И 9, задержанный элементами 13 и 21 задержки на время, равное времени срабатывания, счетчика 11, дешифратора 16 и регистра 27, подается на вход разрешения приема умножителя 24, а так как к этому времени на одном входе умножителя уже присутствуе код числа т,, а на другом входе т, то на выходе умножителя устанавливается число, равное т, т, которое

приходом третьего импульса с входа 12 записывается в регистр 19.

Второй импульс с выхода элемента И 9 поступает на вход элемента 36 задержки, выходной импульс которого является импульсом, по которому блок 20 вычисления коэффициента начинает .вычисления.

На первый информационный вход блока 20 поступают значения вычетов (rf; с информационного входа 4 устройства. На второй информационный вход этого блока с выхода регистра 7 подается значение а,, на третий информационный вход блока 20 с выхода регистра 17, поступает значение а, с выхода

и так да

регистра

17 значение

2

а.

лее, соответственно, на к-й информационный вход блока 20 поступает значение а

ки

с выхода регистра 17ц

к, 1.

тс

10

15

20

25

30

35

40

45

50

55

На (к+1)-и информационный вход блока 20 подается значение т с выхода регистра 18, , на (к+2)-й вход - значение m и так далее, соответственно, с выхода регистра 18., на (2к-1)-й вход поступает значение т:. На 2к-й информа ционный вход поступает значение модуля т: с регистра 27.

После окончания вьиисления коэффициента а. на информационном выходе блока 20 появляется значение а, а

,на его управляющем выходе - импульс, свидетельствующий о том,что вь1числёние ,

коэффициента а закончено. Информация с информационного выхода бйока 20 поступает на информационный вход регистров 17, ... 1 7 ,,. и информационный вход умножителя 23, на другой информационный вход которого подается значение т, с выхода регистра 19. Первьй импульс с выхода окончания вычисления блока 20 поступает на элемент 35 задержки и счетный вход счетчика 10, на выходах которого появляется значение . 1, по которому с выход дешифратора 14 поступает сигнал на вход записи регистра .17 , т.е. после прихода первого импульса с выхода блока 20 значение а с информационного выхода 34 блока 20 записывается в регистр 17,, после прихода второго импульса , с выхода окончания вычисления блока

20 17„

значение а- записывается в регистр

,, и так далее, соответственно, с приходом (к-1)-го импульса - в ре- гистр 17 к-о..

Первый импульс с выхода окончания вычисления блока 20 поступает также на вход элемента 26 задержки и вход разрешения приема умножителя 23, в , котором осуществляется операция акт, , результат выполнения которой поступ - ет на его выход. Импульс, задержанный элементом 26 задержки, через элемент ИЖ 29 поступает на элемент 28 задержки и вход разрешения приема сум матора 32. К этому времени сумматор подготовлен для суммирования чисел, поступаюш х на его второй и третий информационные входы.

На третий информационный вход сум-. матора 32 на второй поступает значение а., а

результат а.х m,

выхода умножителя 23

При поступлении на вход разрешения вьщачи результата сумматора 32 импульса с элемента 28 задержки на вькоде сумматора 32 уста17

навпивается вычисленное значение а -t-a-iin,.

С приходом третьего импульса на ;Вход 12 устройства и третьего такто- 1ВОГО импульса на тактовый вход 6 в счетчики 8 и, 11 записывается значение 3, в регистры 18,, 18, 183 27 - соответственно значения га

1

m

г

Л-, в регистр 19 - значение m,m. За-Ш |тем производится вычисление блоком 20 коэффициента а,, который записывается 17, -умножитель 23 осуще|в регистр 11 ,

|ствляет перемножение значений а, и

.

Затем сумматор 32 производит суммирование и на его выходе устанав- |ливается величина, равная ,+ ,

i сли, например, третий импульс на I вход 12 не поступил, третий тактовый импульс подается на счетный вход счет чика 8, на выходе которого появляется код, соответствукнций дифре три, то в счетчик 11 записьюается код, соответствующий цифре два. С выхода блока 15 памяти значение модуля га в 1регистр 18, не запишется. С приходом четвертого импульса управления на выходе счетчика 8 появляется код цифры четыре, а на выходах счетчика 11 - код цифры три. В регистры 18,, 27 записывается значение модуля га. |На выходе сумматора 32 устанавливает- ся число значением

15

20

; а, , гп +а т, ,

После поступления к-го импульса на вход 12 устройства и завершения вычисления сумматором 32 на выходе элемента 30 задержки появляется импульс, свидетельствуниций о том, что вычисление закончено и окончательный результат может быть считан с выхода 33 устройства.

Формула изобретения

4- новки второго регистра и с установочным входом устройства, тактовьпЧ вход которого соединен со счетным входом первого счетчика, выход которого соединен с адресным входом блока памяти, выход второго регистра соединен с входом первого сомножителя первого умножителя, выход второго умножителя соединен с информационным входом второго регистра, выходы первого реги ст- ра и первого умножителя соединены соответственно с входами первого и второго слагаемьк сумматора, выход которого соединен с входом третьего слагаемого сумматора и-является выходом результата устройства, отличающееся тем, что, с целью сокращения объема оборудования, оно содержит блок вычисления коэффициента, дэа дешифратора, элемент ИЛИ, второй и третий счетчикиу-третий регистр, две группы регистров, два элемента И, два триггера и девять эле25 ментов задержки, причем информационный вход устройства и выход первого регистра соединены соответственно с первым и вторым информационными входами блока вьиисления коэффициента,

JQ первая и вторая группы информационных входов которого соединены соответственно с выходами регистров первой и второй групп, выход третьего регистра соединен с третьим информационным входом блока вычисления коэффициента и с входом первого сомножителя второго умножителя, вход второго сомножителя которого соединен с выходом второго регистра, информационньй выход блока вычисления коэффициента соединен с входом второго сомножителя первого умножителя и с информационными входами регистров первой гр.уппы, входы установки в О которых соединены

35

40

45

50

55

с входами установки в О регистров второй группы, с входом запуска блока вычисления коэффициента, с входами установки в О второго и третьего счетчиков, с входом установки в О третьего регистра, с входами установки в О первого и второго триггеров и с установочным входом устройства, вход запуска которого соединен с первым входом первого элемента И и через первый элемент задержки с вxoдo r установки в 1 первого триг-, гера, прямой и инверсный выходы ко- Topio o соединены соответственно с пергсм входом второго элемента И и

с входами установки в О регистров второй группы, с входом запуска блока вычисления коэффициента, с входами установки в О второго и третьего счетчиков, с входом установки в О третьего регистра, с входами установки в О первого и второго триггеров и с установочным входом устройства, вход запуска которого соединен с первым входом первого элемента И и через первый элемент задержки с вxoдo r установки в 1 первого триг-, гера, прямой и инверсный выходы ко- Topio o соединены соответственно с пергсм входом второго элемента И и

с вторым .входом первого элемента И, вьсход которого соединен с входом разрешения записи первого регистра, вход запуска устройства соединен с входом второго элемента задержки, со счетным входом третьего счетчика и с вторым входом второго элемента И, выход которого соединен с входом разрешения записи второго регистра, выход второго счетчика соединен с информационным входом первого дешифратора, выходы которого соединены с входами разрешения записи регистров первой группы, выход третьего счетчика сое- динен с информационным входом второго дешифратора, выходы которого соединены соответственно с входами разрешения записи регистров второй группы, информационные входы которых объ- единены с информационным входом третьего регистра и соединены с выходом блока памяти, выход второго элемента задержки соединен с входом разрешения второго дешифратора, с входом разре- шения записи третьего регистра и чере третий элемент задержки с входом разрешения второго умножителя, выход первого элемента И соединен через четвертый элемент задержки с первым входом элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом пятого элемента задержки и с входами шестого элемента задержки и

разрешения приема сумматора, вход рарешения вьщачи которого соединен с входом установки в 1 второго триггера, с выходом шестого элемента задержки и через седьмой элемент задержки с выходом окончания работы ус

тройства, выход окончания вычисления блока вычисления коэффициента соединен с входом пятого элемента задержки, с входом разрешения первого умножителя, со счетным входом второго счетчика и через восьмой элемент за держки с входом разрешения первого дешифратора, выход второго элемента

1i соединен через девятый элемент задержки с управляющим входом блока вычисления коэффициента, инверсный выход второго триггера соединен с первьм входом нправления приема сум матбра, второй 5 третий входы направления приема кот -лого объединены и соединены с прям и выходом второго триггера, входы i г ического нуля и логической едини i устройства соедиO5 0 5 о

5

о

5

нены соответственно с первым и вторым входами константы блока вычисления коэффициента,

2 1429323

а, входом первого элеи с входом установки риггера, выход первого ки соединен с первым элемента ИЛИ, выход кос входом разрешения сумматора-вычитателя элемент задержки с

пр вт пр не ра ди вы вх до че пе вт хо 15 вт хо чи эл пе

входом третьего элемента задержки, г. входом разрешения вьщачи первого сум- матора-вьрштателя и с входом установки в 1 первого триггера, инверсный выход которого соединен с первым входом направления приема первого сумматора-вычитателя, второй и третий входы направления приема которого соединены соответственно с вторым входом константы блока вьшисления коэффици

ента и с прямым выходом первого триг- 20 того элемента И соединен через пятый

гера, второй вход константы блока вычисления коэффигщента соединен t первым и третьим управляюп 1ми входами первого сумматора-вычитателя, с первым и вторым управляющими входами второго сумматора-вычитателя, с первым, третьим и четвертым управляющими входами третьего сумматора-вычитателя, второй управляющий вход которого сое-

динен с третьим управляющим входом второго сумматора-вычитателя, с вторым управляющим входом первого сумматора-вычитателя и с первым входом константы блока вычисления коэффициента, вход запуска которого соединен с входом установки в О второго Пчетчйка и с первым входом второго элемента ИЛИ, выход которого соедине с входом установки в О первого счечика, выходы знака и равенства нулю первого сумматора-вычитателя соединены соответственно с входом первого элемента НЕ и с первым входом перво- то элемента И, вход и выход первого элемента НЕ соединены соответственно с первыми входами второго и третьего элементов И, вторые входы которых объединены и соединены с первым входом четвертого элемента И и с выходoi второго элемента НЕ, вход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом третьего элемента задержки и с вторым входом четверто™ го элемента И, выход которого соеди- ней с входом установки в О второго триггера, инверсньй выход которого со единен с первым входом направления

22

д

приема второго сумматора-вычитателя, второй и третий входы направления приема которого объединены и соединены с прямым выходом второго триггера, ВЫХОД первой схемы сравнения соединен через третий элемент НЕ с первым входом пятого элемента И, второй вход которого соединен с первым входом шестого элемента И и с выходом четвертого элемента задержки, выхс(ц первой схемы сравнения соединен с вторым входом шестого элемента И, выход которого соединен с вторым входом 5 второго элемента ИЛИ и является выходом окончания вычисления блока вычисления коэффициента, выход пятого элемента И соединен с вторым входом первого элемента ИЛИ, выход четвер5

0

5

О

5

0

элемент задержки с первым входом третьего элемента ИЛИ, выход которого соединен с входом разрешения приема второго сумматора-вычитателя и с входом шестого элемента задержки, вУ- ход которого соединен с входом седьмого ;элемента задержки, с. входом установки в 1 второго триггера и с входом разрешения вьщачи второго сумматора-вычитателя, выходы знака и равенства нулю которого соединены через четвертый и пятьй элементы НЕ соответственно с первым и вторым входами седьмого элемента И, выход Больше второй схемы сравнения соединен с первым входом восьмого элемента И, выход Меньше второй схемы сравнения соединен с первыми входаьот девятого и десятого элементов И, выход Равно второй схемы сравнения .соединен с первьм входом одиннадцатого элемента, И второй вход которого соединен с выходом седьмого элемента задержки и с вторыми входами восьмого и девятого элементов И, третьи входы которьк объединены и соединены с выходом второго элемента И, вькод четвертого элемента ИЛИ-соединен с пер- вым входом двенадцатого элемента И, выход которого соединен со счетным входом третьег.о счетчика, выход и вход установки в О которого соединены соответственно с информационным входом второго регистра и с выходом пятого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами девятого и тринадцатого элементов И, выход седьмого

элемента ,И соединен с вторым входом десятого элемента И, выход которого соединен с первым входом тринадцатого элемента И и через шестой элемент НЕ с первым входом четьфиадцатого элемента И, второй вход которого объединен с вторым входом тринадцатого элемента И и соединен с вторым входом восьмого элемента И, выход которого соединен .с третьим входом десятого элемента И и с вторым входом третьего элемента ИЛИ, третий вход которого соединен с выходом четырнадцатого элемента И, третий и четвертый входы которого соединены соответственно с выходом третьего элемента И и через седьмой элемент НЕ с первым входом одиннадцатого элемента И, выход пятого элемента ИЛИ соединен с входом разрешения записи первого регистра, с входом установки в О третьего триггера, с первым входом шестого элемента ИЛИ и через восьмой элемент задержки с первым входом четвертого элемен- 25 вертого триггера соединен с вторым

та ИЛИ, выход которого соедийен с входом разрешения приема третьего сумматора-вычитателя и через девятый элемент задержки с входом десятого элемента задержки, с входом разрешения вьщачи третьего сумматора-вычитателя и с входом установки в 1 третьего триггера, инверсный выход которого соединен с первым входом направления приема третьего сумматора- вычитателя, второй, третий и четвертый входы направления приема которого соединены соответственно с инверсным и прямым выходами четвертого триггера, с прямым выходом третьего тригге- дО мента ИЛИ, выход одиннадцатого элемента И соединен с третьими входами восьмого и девятого элементов ИЛИ, вькод девятого элемента ИЛИ соединен с входом установки в О второго рера, выходы знака и равенства нулю третьего сумматора-вьиитатёля соединены соответственно с входом восьмого элемента НЕ и с первым входом пятнадцатого элемента И, второй вход KOTopo- i45 гистра.

го соединен с выходом десятого элемента задержки и с первыми входами шестнадцатого и семнадцатого элементов И, вторые входы которых объединены и соединены с выходом девятого элемента НЕ, вход которого соединен с первым выходом пятнадцатого элемента И, вход и выход восьмого элемента

НЕ соединены соответственно с тр-е- тьими входами шестнадцатого и семнадцатого элементов И, выход шестнадцатого элемента И соединен с вторым входом шестого элемента ИЛИ и с первым входом седьмого элемента ИЛИ,

второй вход которого соединен с выходом семнадцатого элемента И и с входом установки в 1 четвертого триг гера, вход установки в О которого

соединен с выходом шестого элемента ИЛИ, выход седьмого элемента ИЛИ соединен через одиннадцатый Элемент задержку с вторым входом четвертого элемента ИЛИ, инверсный выход четвходом двенадцатого элемента И, выход пятнадцатого элемента И соединен с входом разрешения записи второго регистра и с первым входом восьмого 0 элемента ШШ, выход которого соединен, со счетным входом первого ичетчика и с входом четвертого элемента задержки, вькод второго счетчика соединен с вторым входом первой схемы сравнения, выход первого элемента И сое- дкнен с вторым входом восьмого элемента ИЛИ и с первым входом девятого элемента ИЛИ, второй вход которого соединен с первым входом второго эле5

.

)

flP

И

г

ж.