Буферное запоминающее устройство Советский патент 1988 года по МПК G06F12/00 

Изобретение относится к вычислительной технике и может быть использовано для реализации блоков памяти на бис динамического типа.5

Цель изобретения - повышение быстродействия .

На чертеже представлена функциональная схема устройства.

Устройство содержит одновибрато- 10 ры 1 и 2, распределитель 3 импульсов, содержащий счетчики 4 и 5, блок 6 триггеров и блок 7 логических элементов, генератор 8 импульсов, комму- татор 9 адреса, блоки 10 и 11 памяти, 15 регистр 12, счетчик 13 адреса регенерации, вход 14 режима работы устрой- ства, информационный 15 и адресный 16 входы устройства, вход 17 начальной установки устройства, информаци- 20 онный выход 18 устройства, выход 19 индикации состояния устройства. Блок 7 логических элементов содер- жит совокупность логических элемен- тов (элементы И и элемент НЕ), соеди- 25 ненных по схеме, обеспечивающей форми- рование требуемой временной диаграммы на выходе распределителя импульсов. Конкретная реализация блока 7 может быть различной и не влияет на 30 существо изобретения.

Устройство работает следующим образом.

Распределитель 3 импульсов исполь-« зует тактовые сигналы генератора 8 импульсов, а также сигналы, задающие режим формирования импульсов, и вырабатывает последовательность управ- ЛЯН1ЩИХ сигналов, обеспечивающих 40 обращение к блокам 10 и 11 памяти динамического типа и записи результата в регистр 12.

До момента начала записи или чтения в блоке 10 или блоке 11 непрерыв- g но полными циклами регенерировалась информация за счет последовательности управляющих сигналов, формируемой распределителем 3. Момент начала за- гшси или считьшания в блок 10 или 11 прерывает регенерацию блока 10 или 11 в любой точке цикла регенерации, соответствующей моменту начала записи или считьшания, т.е. в момент перепада потенциала на шине кеда -с младшего разряда адреса.

. При записи информахщя с входа 15 записьгоается в блок 10 или 11 по коду адреса на входе 16, старпгие разря50

0 5 0 5 0

0

g с

0

дь которого через коммутатор 9 посту- п.ют на адресные входы блоков 10 и 11. При чтении по этому же адресу информация с блоков 10 или 11 считывается в регистр 12. С вькода регистра 12 выходная информация по выходу . 18 передается во вращение устройства.

По окончании цикла записи или чтения в блоке 10 или 11 снова осуще- ствляется полный цикл регенерации.

В .конце полного цикла регенерации формируется счетная единица для счетчика 13.

Младщий разряд счетчика 13 не является адресом регенерации. К адресным входам блоков 10 или 11 подключены через коммутатор 9 только старшие разряды счетчика 13. Поэтому адрес регенерации изменяется только при поступлении двух счетных единиц на вход счетчика 13, т.е. по окончании полных циклов регенерации и для блоков 10 и 11. Благодаря этому один счетчик регенерации может формировать адреса регенерации как для блока 10, так и для блока 11.

Таким образом, запись или чтение в блок 10 или 11 происходит поочеред- но, причем, если запись или чтение происходит в блок 10, то блок 11 регенерируется, и наоборот.

Формула изобретения

.Буферное запоминающее устройство, содержащее два блока памяти, счетчик адреса регенерации и генератор импульсов, отличающееся тем, что, с целью повышения быстродействия, в него введены распределитель импульсов, регистр, два одновибрато- ра и коммутатор адреса, причем выход генератора импульсов подключен к синхровходу распределителя импульсов, вход начальной установки которого подключен к одноименному входу устройства, старшие разряды адресного входа устройства подключены к первому информационному входу коммутатора адреса, второй информационный вход, управляющий вход и выход которого подключены соответственно к выходу счетчика адреса регенерации, перво.му выходу распределителя импульсов и к адресным входам первого и второго блоков памяти, выходы которых подключены к информационному входу регистра, вы 1432532

ход которого подключен к информацией-рых подклкг ены к информационному вхо- ному выходу устройства, второй выходду устройства, младший разряд адрес- распределителя импульсов подключен кного входа устройства подключен к счетному входу счетчика адреса реге- ,входу запуска первого и второго одно- нерации, третий и четвертый выходывибраторов, выходы которых подключе- распределителя импульсов подключеныны соответственно к первому и второ- соответственно к входам выборки строкму входам запуска последовательности первого и второго блоков памяти, пя-импульсов обращения к памяти распре- тый и шестой выходы распределителя юделителя импульсов, вход типа форми- импульсов подключены соответственноруемой последовательности импульсов к входам выборки столбцов первого икоторого подключен к входу режима ра- второгб блоков памяти, седьмой и вось-боты устройства, девятый и десятый мой выходы распределителя импульсоввыходы распределителя импульсов под- подключены соответственно к входам 5ключё} ы соответственно к синхровходу записи-чтения первого и второго бло-регистра и к выходу индикации состоя- ков памяти, информационные входы кото-ния устройства.

Изобретение относится к вычисли-- тельной технике и может быть использовано для реализации блоков памяти. на бис динамического типа. Целью изобретения является повьшение быстродействия Устройство содержит одно- вибраторы 1,2, распределитель 3 импульсов, счетчики 4,5, блок 6 триггеров, блок 7 логических элементов, генератор 8 импульсов, коммутатор 9 адреса, блоки 10, 11 памяти, счетчик 13 адреса регенерации, входы режима работы 14, информационный 15 и адресный 16, начальной установки 17 устройства, выходы информационный 18, индит кации 19 состояния устройств. Поставленная цель достигается за счет воз- . можности параллельного обращения и pe-tg генерации. 1 ил. /J (Л