Запоминающее устройство с самоконтролем Советский патент 1992 года по МПК G11C29/00 

Изобретение относится к запоминающим устройствам (ЗУ) и может быть использовано при построении ЗУ на динамических микросхемах памяти (МП) большой интеграции.

В основных памятях ЭВМ широко используются динамические МП.

Успехи в области проектирования и изготовления динамических МП позволяют постоянно повышать их интеграцию и тем самым улучшать технико-экономические параметры памятей. С повышением интеграции МП в ЗУ обостряется проблема чувствительности МП к воздействию а-час- тиц, приводящих к изменению информации в одной или нескольких запоминающих ячейках МП (Чернышев и др. Перемежающиеся и устойчивые отказы в цифровых интегральных микросхемах при воздействии

ионизирующего излучения. - Зарубежная электронная техника, 1986, № 7, с.3-8).

Исправление считанной из накопителя информации с помощью известных методов коррекции становится неэффективным, так как сбой, вызванный а -частицами ( а- сбой), может быть устранен только повторной записью исправной информации, а при работе памяти в длительном режиме чтения или хранения и высоком потоке а-частиц происходит быстрое накопление ошибок, что приводит к возникновению неисправимой ошибки.

Наиболее близким техническим решением к предлагаемому является устройство по пат.США №4139148, кл. 235-312, выполняющее коррекцию двойной ошибки с использованием способа коррекции одиночной ошибки и запоминанием битсин- дрома, содержащее основной блок памяти,

00

;ю N о

блок памяти для хранения синдромов, блок декодирования, блок коррекции, мультиплексор и блок управления, первый и второй входы которого являются управляющими входами устройства, а первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой и девятые выходы подключены соответственно к трем управляющим входам основного блока памяти, управляющим входам блоков декодирования и коррекции, трем управляющим и первым информационным входам мультиплексора, вторые информационные входы которого являются адресными входами устройства, первые и вторые выходы подключены к адресным входам основного блока памяти, а вторые выходы подключены к адресным входам блока памяти для хранения синдромов, выходы которого подключе- ны к первым входам селектора, управляющий вход которого подключен к управляющему выходу блока декодирования, а вторые входы - к информационным входам блока памяти для хранения синдромов и первым выходам блока декодирования, вторые выходы которого подключены к одним входам блока коррекции, другие входы которого подключены к выходам селектора, а выходы информационных и контрольных разрядов - к шинам информационных и контрольных разрядов устройств, к входам информационных и контрольных разрядов блока декодирования и входам и выходам информационных и контрольных разрядов основного блока памяти.

В данном устройстве при возникновении в считанной информации одиночной ошибки выполняется ее коррекция в блоке коррекции по синдрому, формируемому блоком декодирования с последующей передачей исправной информации по шинам информационных и контрольных разрядов в ЭВМ. Одновременно с этим синдром ошибки записывается в блок памяти для хранения синдромов.

В дальнейшем при возникновении двойной ошибки в процессе считывания информации первая корректируется по синдрому, хранящемуся в блоке памяти для хранения синдромов, а вторая после повторного декодирования информации - по синдрому, формируемому блоком декодирования.

Однако в известном устройстве ошибка, вызванная «-сбоем, корректируется только при передаче в ЭВМ, а информация в основном блоке памяти остается неисправной, что приводит к накоплению ошибок в ЗУ. Кроме того, устройство не имеет возможности дифференцирования отказов МП и а сбоев, что может привести к записи в блок памяти для хранения синдромов сбойного, а не отказавшего разряда. В результате в устройстве возможно появление некорректируемых ошибок за время, меньшее чем наработка на сбой или отказ ЗУ.

Целью изобретения является повышение надежности запоминающего устройства.

Эта цель достигается тем, что в устройство, содержащее блок памяти, блок памяти для хранения синдромов, блок коррекции, блок декодирования, мультиплексор и блок

управления, первый и второй входы которого являются управляющими входами устройства, а первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой и девятый выходы подключены соответственно к трем управляющим входам блока памяти, управляющим входам блоков декодирования и коррекции, трем управляющим и первым информационным входам мультиплексора, вторые информационные входы

которого являются адресными входами устройства, первые и вторые выходы подключены к адресным входам блока памяти, а вторые выходы подключены к адресным входам блока памяти для хранения синдромов, выходы которого подключены к первым входам селектора, управляющий вход которого подключен к управляющему выходу блока декодирования, а вторые входы - к информационным входам блока памяти для

хранения синдромов и первым выходам блока декодирования, вторые выходы которого подключены к одним входам блока коррекции, другие входы которого подключены к выходам селектора, а выходы информационных и контрольных разрядов - к шинам информационных и контрольных разрядов устройства, к входам информационных и контрольных разрядов блока декодирования и входам и выходам информационных и

контрольных разрядов блока памяти, введены блок памяти для хранения признаков ошибки, элементы И, блок сравнения, регистр, блок постоянной памяти и счетчик, счетный вход которого подключен к седьмому блоку управления, а выходы - к третьим информационным входам мультиплексора, вторые выходы которого подключены к адресным входам блока памяти для хранения признаков ошибки, первый и второй информационные входы которого подключены к первому и второму выходам блока постоянной памяти, а выходы - к первому и второму входам регистра, третий вход которого подключен к выходу первого элемента И, входы

которого и первые входы блока сравнения

подключены к выходам блока памяти для хранения синдромов, вторые входы блока сравнения подключены к первым выходам блока декодирования, а выход - к четвертому входу регистра, выходы которого под- ключены к входам блока постоянной памяти, третий и четвертый выходы которого подключены к первым входам соответственно второго и третьего элементов И, выходы которых подключены к управляю- щим входам соответственно блока памяти для хранения синдромов и блока памяти для хранения признаков ошибки, а вторые входы - к десятому выходу блока управления, одиннадцатый выход которого подключен к управляющему входу регистра.

На фиг.1 приведена схема предлагаемого ЗУ; на фиг.2-4 - блоки декодирования, коррекции и управления соответственно, варианты реализации.

Устройство содержит (фиг.1) блок 1 памяти, блок 2 декодирования,блок 3 коррекции, счетчик 4, мультиплексор 5, блок б памяти для хранения синдромов, селектор 7, блок 8 управления, первый элемент И 9, блок 10 сравнения, регистр 11, блок 12 постоянной памяти, второй 13 и третий 14 элементы И, блок 15 памяти для хранения признаков ошибки 15. Устройство содержит также шины информационных и контроль- ных разрядов 16 и 17, адресные входы 18, управляющие входы 19 и 20.

Блок 2 декодирования (фиг.2) предназначен для приема считанной информации и ее декодирования и содержит регистр 21 информации, выполняющий прием информационных и контрольных разрядов, считанных из блока 1, и декодер 22, выполняющий сложение по модулю два определенных групп информационных разря- дов с контрольными для формирования синдрома ошибки и признака двойной ошибки согласно заданной Н-матрице, кодирования. Декодер 22 может быть построен на элементах сложения по модулю два, специальных ИС исправления ошибок (например, К555 ВЖ1), программируемых логических матрицах, постоянных ЗУ либо матричных БИС.

Блок 3 коррекции (фиг.З) содержит де- шифратор 23, первую группу элементов сложения по модулю два 24.1...24.П для коррекции n-информационных разрядов и вторую группу элементов сложения по модулю два 25.1...25.К для коррекции к-конт- рольных разрядов, две группы передатчиков 26.1...26.п и 27.1...27.К для передачи n-тнформационных и к-контрольных разрядов на шины 16 и 17 соответственно.

Передатчики 26.1...26.П и 27.1...27.k не изменяют состояния на шинах 16 и 17 в невыбранном (закрытом) состоянии и передают информацию на шины 16 и 17 в выбранном (открытом) состоянии. В качестве передатчиков могут быть использованы, например, ИС 559 ИП5 (ТТЛ-схема) либо ИС 500 Л Е 123(ЭСЛ-схема).

Блок 8 управления (фиг.4) управляет работой остальных блоков устройства. Блок 8 содержит генератор 28 импульсов, распределитель 29 импульсов, генераторы 30 и 31 формирования признаков регенерации и режима восстановления информации (ВИ), селекторы 32 и 33, счетчик 34 формирования адресов регенерации, элементы И 35-43, триггеры 44 и 45, элемент сложения по модулю два 46 и элемент ИЛИ 47. Распределитель 29 импульсов может быть выполнен одним из известных способов (Букреев И.Н., Мансуров Б.М., Горячев В.И. Микроэлектронные схемы цифровых устройств. - М.: Советское радио, 1975, с.262-282).

Блок 2 работает следующим образом. Предназначенная для декодирования информация фиксируется в регистре 21 сигналом, поступающим на управляющий вход из блока 8 (элемент И 38). Далее эта информация поступает на выход блока 2 и подается в декодер 22 для декодирования, который формирует на выходах первой группы блока 2 синдром ошибки, а на управляющем выходе - признак наличия двойной ошибки.

Блок 3 работает следующим образом. Поступающая с выхода регистра 21 блока 2 информация подается на одни входы элементов сложения по модулю два 24.1...24.П и 25.1...25.к, на другие входы которых с выхода дешифратора 23 поступает результат дешифрации синдрома, установленного на выходах селектора 7.

При отсутствии ошибки (нулевой синдром) выходы дешифратора 23 не выбраны (установлены уровни логического нуля), и информация через элементы 24.1,,.24.п и 25.1...25.к без изменения поступает на входы передатчиков 26.1...26.П и 27.1...27.k. Передача информации на шины 16 и 17 осуществляется после подачи управляющего сигнала из блока 8 (элемент сложения по модулю два 46) на входы передатчиков 24.1...24.П и 25.1...25.k, которым переводит их в открытое состояние. Передатчики открыты при подаче уровня логической единицы на управляющий вход блока 3.

При наличии ошибки в i-м информационном или контрольном разряде(ненулевой синдром) на вход элемента 24i или 25i с выхода дешифратора 23 поступает уровень логической единицы, который инвертирует

(корректирует) 1-й информационный или контрольный разряд, после чего исправленная информация поступает на входы передатчиков 26.1...26.п и 27.1...27.к.

Блок 8 работает следующим образом. Предполагается, что исходное состояние триггеров 44 и 45 нулевое. Триггер 44 устанавливается в единичное состояние при наличии обращения из ЭВМ (на фиг. не показана) к ЗУ (подача сигнала обращения на вход 19), наличии признака начала цикла регенерации (наличие сигнала на выходе генератора 30) или наличии признака начала цикла ВИ (наличие сигнала на выходе генератора 31). Эти сигналы объединяются в эле- менте ИЛИ 47 и поступают на синхро-вход триггера 44. Единичное состояние триггера 44 разрешает подачу на вход распределителя 29 импульсов с выхода генератора 28 через элемент И 35.

Распределитель 29 по поступающим импульсам формирует сигналы, которые поступают на входы элементов И 36-42. Первый сигнал от распределителя 29 на входе этих элементов формирует начало рабочего импульса, а второй сигнал - конец.

На выходах элементов И 36 и 37 формируются импульсы выборки адреса строки и столбца, необходимые для работы динамических МП. Элемент И 38 формирует им- пульс приема информации в регистре 21 блока 2. Элемент И 39 формирует импульс записи информации в блок 1 при наличии на выходе селектора 33 сигнала записи (единичный уровень сигнала). Элемент И 40 фор- мирует импульс приема информации в регистр 11. Элемент И 41 формирует импульс сброса, который поступает на установочный вход триггера 44 непосредственно через селектор 32 либо предварительно пройдя элемент И 43. Поступление этого сигнала возвращает триггер 44 в исходное нулевое состояние, что прекращает подачу импульсов на вход распределителя 29. Элемент И 42 формирует длительность импуль- са, необходимого для записи информации в блоки 6 и 15 памяти. Триггер 45 является счетным и принимает сигналы по счетному входу только при наличии разрешающего уровня (единичного) на его установочном входе, поступающие из генератора 31.

Элемент сложения по модулю два 46 формирует сигналы разрешения передачи информации (уровень логической единицы) для передатчиков 26.1...26.П и 27.1...27.К блока 3 в зависимости от режима работы ЗУ (режим обращения ЭВМ при чтении либо режима ВИ при записи).

Селектор 33 выполняет передачу сигнала записи, поступающего с входа 20 или выхода триггера 45.

Генераторы 28, 30, 31 формируют импульсы с заданной частотой после включения питания. Генератор 30 также запускает при формировании импульса счетчик 34, который формирует адреса регенерации, подаваемые на первые информационные входы мультиплексора 5.

Устройство работает следующим образом.

Предполагается, что обмен информацией с ЭВМ выполняется по двунаправленной магистрали по шинам 16 и 17. Также предполагается, что блок 1 построен на динамических МП большой интеграции (например, 565РУ5 или 565РУ7), чувствительных к воздействию а-частиц и требующих проведения периодических циклов регенерации.

Устройство работает в трех режимах:

1)режим обращения ЭВМ;

2)режим регенерации;

3)режим В И от «-сбоев.

В зависимости от режима работы блок 8 формирует трехразрядный код, который поступает на управляющие входы мультиплексора 5, пропускающего адрес обращения из ЭВМ (с входа 18), адрес регенерации (с выхода счетчика 34) или адрес ВИ (с выхода счетчика 4).

При записи из ЭВМ поступают сигналы обращения на вход 19, сигнал записи на вход 20 (уровень логической единицы) и информация на шины 16 и 17. При этом на входах элемента сложения по модулю два 46 установлены уровни: логического нуля с выхода генератора 31 (отсутствие режима В И) и логической единицы с выхода селектора 33, пропускающего сигнал с входа 20. На выходе элемента сложения по модулю два 46 формируется уровень логического нуля, который закрывает передатчики 26.1...26.П и 27.1...27.к. При этом предполагается, что информация на запись из ЭВМ поступает в закодированном виде по Н-матрице, согласно которой построен и декодер 22 блока 2.

При считывании из ЭВМ также поступает сигнал обращения на вход 19 и сигнал чтения на вход 20 (уровень логического нуля). Информация из блока 1 считывается в регистр 21 блока 2, где декодируется и передается далее в блок 3 для коррекции. Если в считанной информации имеется двойная ошибка, то селектор 7 подает в блок 3 синдром из блока 6. Если же ошибка одиночная или нулевая, то подается синдром из блока 2.

После коррекции в блоке 3 описанным способом исправная информация поступает через открытые передатчики 26.1...26.П и 27.k на шины 16 и 17 для дальнейшей передачи в ЭВМ.

Передатчики открыты, так как значения уровней сигналов на входах элемента сложения по модулю два 46 становятся О и О, что приводит к формированию уровня логической единицы на его выходе.

В режиме регенерации текущий код адреса регенерации поступает в блок 1 с выхода счетчика 34 из блока 8 через мультиплексор 5. Одновременно с этим в блок 1 поступают из блока 8 сигналы, необ- ходимые для выполнения цикла регенерации, аналогично циклу чтения.

В режиме В И устройство периодически выполняет по текущему адресу исправления в считанной информации возможного а-сбоя и анализ сформированного в блоке 2 синдрома для классификации ошибки ( а- сбой или отказ МП) с последующей записью в блоки 6 и 15 синдрома ошибки и кода признаков ошибки соответственно.

В режиме ВИ также, как и в режиме регенерации, ЗУ недоступно для обращений ЭВМ.

Текущий адрес режима ВИ формируется счетчиком 4 и поступает в блок 1 через мультиплексор 5. Запуск счетчика 4 осуществляется генератором 31, расположенным в блоке 8.

Число разрядов кода адреса второй группы выходов мультиплексора 5, адресу- ющих блоки 6 и 15, зависит от емкости ЗУ и МП и определяется старшими разрядами кода адреса, которые выбирают одну из по групп МП. Так, например, если число разрядов адреса ЗУ равно 16, то число разрядов кода адреса второй группы выходов мультиплексора 5-m Iog2l6 4.

Код адреса на выходах первой группы мультиплексора 5 адресует одну группу слов ЗУ, определяемых емкостью МП.

Устройство в режиме В И работает следующим образом.

Для того чтобы исправить ошибку, вызванную а-сбоем, необходимо выполнить чтение, коррекцию и запись исправной ин- формацией в адресуемую ячейку ЗУ. Для определения характера ошибки ( сс-сбой или отказ МП) необходимо выполнить повторное считывание. Если считанная информация не содержит неисправных разрядов, то ошибка, обнаруженная в первом цикле чтения, была вызвана а-сбоем. Если же во втором цикле чтения появляется

та же неисправная информация, то ошибка классифицируется как отказ МП.

Из описанного следует, что для устранения а -сбоев и дифференцирования их от отказов МП необходимо выполнить три внутренних цикла обращения к ЗУ. Однако такое длительное замораживание ЗУ может оказаться недопустимым при работе в составе ЭВМ. Например, при обмене информации оперативной памяти с внешним ЗУ (диски, барабаны), когда внешнее ЗУ обращается к памяти через строго определенные промежутки времени, либо при работе ЭВМ в режиме реального времени.

Поэтому в режиме В И целесообразнее выполнять только два цикла обращения к ЗУ (чтение с коррекцией и записью исправной информации в адресуемую ячейку), а в качестве второго чтения использовать чтение режима ВИ, выполняемое при следующем обращении к тому же адресу ЗУ (при следующем обходе ЗУ).

Алгоритм работы ЗУ в режиме ВИ следующий. Предполагается, что в исходном состоянии (например, при включении питания) блок 15 обнуляется. После формирования очередного сигнала на выходе генератора 31 блока 8 на счетчике 4 устанавливается текущий адрес режима ВИ, поступающий через мультиплексор 5 в блоки 1,6 и 15.

Этот же сигнал через элемент ИЛИ 47 устанавливает триггер 44 в единичное состояние, который разрешает запуск распределителя 29 импульсами генератора 28. Одновременно с этим наличие сигнала с выхода генератора 31 на управляющем входе селектора 33 разрешает передачу нулевого уровня (режим чтения) с выхода триггера 45 на элемент И 39.

Блок 8 организует цикл чтения (режим ВИ) из блока 1. Параллельно с этим происходит считывание информации и из блоков 6 и 15 (так как на выходе элемента 42 установлен уровень.логического нуля), которая фиксируется в регистре 11 (импульсом с выхода элемента И 40). Однако по окончании цикла чтения сброса триггера 44 не происходит, так как селектор 32 уже по сигналу от генератора 31 пропускает на выход нулевой сигнал с элемента И 43 (на выходе триггера 45 установлен уровень логического нуля). Поэтому после окончания цикла чтения распределитель 29 снова начинает формирование временной диаграммы. Однако триггер 45 уже находится в единичном состоянии (после поступления импульса сброса с выхода элемента И 41), и блок 8 организует цикл записи исправной информации в блок 1 через открытые передатчики 26.1...26.П и

27.1...27.k блока 3. Передатчики открыты, так как на входах элемента сложения по модулю два 46 установлены уровни 1, Одновременно с этим на выходе элемента И 42 формируется импульс записи синдрома ошибки и кода признаков ошибки соответственно в блоки 6 и 15.

Таким образом перед началом цикла записи на выходах передатчиков 26.1...26.П и 27.1...27.к устанавливается либо исправная информация, если при считывании не было ошибки или была обнаружена одна ошибка, либо информация с одной ошибкой, если при считывании была обнаружена двойная ошибка. В последнем случае информация через открытые передатчики 26.1...26.П и 27.1,,.27.k повторно поступает в блок 2 и далее в блок 3 для повторной коррекции и передачи на выходы передатчиков 26.1...26.пи27.1...27.к.

На регистре 11 перед началом записи устанавливается четырехразрядный код управления, в первые два разряда которого записывается код признаков огиибки, считанный из блока 15. Третий разряд (выход элемента И 9) определяет наличие нулевого синдрома, считываемого из блока 6. Если синдром нулевой, то элемент И 9 формирует уровень логической единицы, А четвертый разряд (выход блока 10) определяет совпадение синдромов, хранящегося в блоке 6 и сформированного на выходе блока 2. Если они совпадают, то блок 10 формирует уровень логической единицы.

Итак,во втором цикле режима ВИ происходит запись исправной информации в блок 1, запись синдрома ошибки в блок 6 и запись кода признаков ошибки в блок 15. Запись в блоки 6 и 15 выполняется в зависимости от разрешающих уровней сигналов на входах элементов И 13 и 14, поступающих с третьего и четвертого выходов блока 12, При этом на первом и втором выходах блока 12 устанавливается код признаков ошибки для записи в блок 15.

Из сказанного следует, что состояние сигналов на выходах блока 12 зависит от значения кода управления, установленного на регистре 11. Это соответствие показано в таблице.

Запись синдрома в блок 6 происходит при нулевом коде признаков ошибки, считанном из блока 15, и несовпадении синдромов на выходах блоков 2 и 6. Код признаков ошибки 01 записывается в блок 15 либо при отсутствии ошибки в считанной из блока 1 информации, либо при совпадении синдромов на выходах блоков 2 и 6.

Код признаков ошибки 11 является признаком жесткого отказа МП и записывается в блок 15, если при коде 01, считанном из блока 15, происходит совпадение синдромов на выходах блоков 2 и 6. Если же при коде 01 на выходе блока 15 не проис- ходит совпадения синдромов на выходах блоков 2 и 6, то выполняется запись нулевого кода в блок 15 (очистки), возвращающая его в исходное состояние.

После записи кода 11 состояние блоков 15 и 6 в данном адресе не изменяется до конца работы (выключения) ЗУ.

Циклом записи заканчивается режим ВИ по данному адресу. Он повторяется для следующего адреса после установки на

счетчике 4 следующего текущего адреса режима ВИ, Частота проведения режима ВИ определяется частотой появления а-сбоев в ЗУ.

Таким образом, предлагаемоеустройство позволяет выполнять коррекцию информации от осбоев как при отсутствии, так и при наличии отказавших МП в накопителе за счет выполнения периодических циклов восстановления информации с дифференцированием ее-сбоев и отказов МП, что позволяет обеспечить требуемые значения наработки на отказ и сбой ЗУ без увеличения корректирующей способности кода. Ф о р м у л а и з о б р е т е н и я

Запоминающее устройство с самоконтролем, содержащее блок памяти, блок памяти для хранения синдромов, блок декодирования, селектор, блок коррекции, мультиплексор и блок управления, первый

и второй входы которого являются управляющими входами устройства, первый, второй, и третий выходы блока управления подключены соответственно к первому, второму и третьему управляющим входам блока памяти, четвертый и пятый выходы блока управления подключены соответственно к управляющим входам блока декодирования и блока коррекции, шестой, седьмой и восьмой выходы блока управления подключены

к управляющим входам мультиплексора, информационные входы первой группы которого соединены с девятым выходом блока управления, управляющие входы труппы мультиплексора являются адресными входами устройства, выходы первой группы мультиплексора соединены с адресными входами первой группы блока памяти, адресные входы второй группы которого соединены с выходами второй группы

мультиплексора и с: адресными входами блока памяти для хранения синдромов, выходы которого соединены с входами первой группы селектора, входы второй группы которого соединены с информационными входами блока памяти для хранения синдромов и с выходами первой группы блока декодирования, управляющий выход которого соединен с управляющим входом селектора, выходы которого соединены с входами пер- вой группы блока коррекции, входы второй группы которого соединены с выходами второй группы блока декодирования, входы информационных и контрольных разрядов которого соединены соответственно с вхо- дами и выходами информационных и контрольных разрядов блока памяти, с выходами информационных и контрольных разрядов блока коррекции и являются информационными и контрольными входами- выходами устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены блок памяти для хранения признаков ошибок, первый, второй и третий элементы И, блок сравнения, регистр, блок постоянной памяти И счетчик, счетный вход которого подключен к седьмому выходу блока управления, выходы счетчика соединены с информационными входами второй группы мультиплексора, выходы второй группы которого подключены к адресным входам блока памяти для

хранения признаков ошибок, первый и второй информационные входы которого соединены с соответствующими выходами блока постоянной памяти, третий и четвертый выходы которого:соединены соответственно с первыми входами второго и третьего элементов И, выходы которых соединены соответственно с управляющими входами блока памяти для хранения синдромов и блока памяти для хранения признаков ошибок, выходы которого соединены с первым и вторым входами регистра, третий и четвертый входы которого соединены соответственно с выходами первого элемента И и блока сравнения, входы первой группы которого соединены с входами первого элемента И и с выходами блока памяти для хранения синдромов, информационные входы которого соединены с входами второй группы блока сравнения, вторые входы второго и третьего элементов И объединены и соединены с десятым выходом блока управления, одиннадцатый выход которого соединен с управляющим входом регистра, выходы которого соединены с входами блока постоянной памяти.

Изобретение относится к запоминающим устройствам и может быть использовано при построении ЗУ на динамических микросхемах памяти большой интеграции. Цель изобретения - повышение надежности запоминающего устройства. Устройство содержит основной блок 1 памяти, блок 2 декодирования, блок 3 коррекции, счетчик 4, мультиплектор 5, блок 6 памяти хранения синдромов, селектор 7, блок 8 управления, первый 9, второй 13 и третий 14 элементы И, блок 10 сравнения, регистр 11, блок 12 постоянной памяти и блок 15 памяти для хранения признаков ошибок. Устройство позволяет выполнять коррекцию информации от «-сбоев как при отсутствии, так и при наличии отказавших микросхем памяти за счет выполнения периодических циклов восстановления информации с определением «-сбоев и отказов ячеек памяти. 1 табл., 4 ил.

Примечание. При всех остальных значениях кода управления на входах блока 12, на третьем и четвертом выходах устанавливаются уровни нулевого сигнала; значение сигналов на первом и втором выходе при этом не существенно.

30

Управляющий бхоЗ

Входы информационных разрядов

Г

i

Входы контроль21

нь/х разрядов

L

П Выходы Второй группы

;,-.

4-™

22

Упрадляющии выход

Выходы пердой группы

J

Фиг 2

45

GO

I

I

b

N

Ј