Декодирующее устройство Советский патент 1988 года по МПК H03M5/12 H03M13/03 

Изобретение относится к вычислй- ;тельнсй технике и технике связи и мо- :жет быть испо льзовано в системах передачи цифровых данных,

Цель изобретения - повьгаение точности декодирования.

На фиг,1 приведена функциональная схема декодирутотцего устройства; на фиг, 2 - временные Диаграммы его ра :боты, .

I Декодирзггащее устройство содержит I селектор 1 импульсов, блок 2 регули- |руемой задержки, триггер 3, первый - iчетвертый регистры 4-7 сдвига, пер- ;вьй - третий элементы ИЛИ 8-10 и пер- iвый - четвертый элементы ИЛИ-НК 11-14 ;На фиг,1 обозначены информационные входы 15, тактовый 16, информационный 17 и контрольный 18 выходы,

Селектор 1 импульсов и блок регулируемой задержки выполнены так же, как в прототипе.

Первый регистр 4 включает в себя трехразрядтшй регистр 4,1 и триг гер 4,2,

Третий и четвертый регистры 6 и 7 содержат по два триггера (6,1, 6,2 и 7.1, 7,2),

Прямой выход триггера 4,2 являет- ся первым выходом регистра 4, выходы второго и третьего разрядов регистра 4,1 являются соответственно вторым .и третьим выходами регистра 4, инверсный выход триггера 4,2 - четвертый выход регистра 4,

Выходы триггеров 6,1 и 6,2 являются соответственно первым и вторым выходами регистра 6, .

Алгоритм-, образования HDB-3 кода состоит в том, что последовательность из четырех нулей подряд (О О О О) заменяется на последовательность О О О V или О V таким образом.

чтобы между двумя V-вставками было нечетное число импульсов В или В и В, Допустим, что кодовая последовательность проходит следующие состояния по тактовым интервалам:

,,,,100000 1000. 00

100000,,..

После кодирования в линию переда- ется последовательность биполярных

импульсов

4--00-0 + 000 + 0-ООП -+00,.,,

г

5 0

5

0 с

0

5

0

В В О- OVOBOO OV О В О О О V О V

. Ошибочным будем считать каждый импульс, не соответствующий алгоритму к оди р ов ания,

Декодирующее устройство функционирует следующим образом.

Допустим, что исходная информация (фиг,2а), закодированная в коде HDB-3 (фиг,2б), формируется с ошибками на входах селектора 1 импульсов (фиг,2 а, г). Задержка блока 2 регулируемой задержки устанавливается таким образом, чтобы срез (фронт) тактового сигнала был задержан относительно фронта информационного на величину задержки , ориентировочно равную 2-3 по (фиг,2д), В результате логического суммирования на выходе элемента ИЛИ В формируется униполярная последовательность импульсов HDB-3 к.ода (фиг,2е). Этот сигнал поступает на вход второго регистра 5 сдвига, на выходах которого формируется сигнал с уровнем логического нуля в случае, когда число нулей подряд во входной последовательности будет больше трех (фиг,2ж).

На выходе элемента ИЛИ-НЕ 11 будет формироваться последовательность импульсов ошибок (фиг,2з), свидетельствующих о нарушении алгоритма кодирования при припаданиях или замира- нийх входного сигнала. Селектор 1 импульсов формирует на своих выходах последовательности первых и вторых импульсов в модах одной полярности сигналов в коде HDB-3 (фиг,2и,к),Пос- ледовательнбсть первых импульсов (фиг,2и) поступает на информационный вход первого регистра 4 сдвига. Сигнал с инверсного выхода четвертого разряда регистра 4. сдвига, проходя элемент ИЛИ-НЕ 12, идентифицирует состояние BOO. Состояние OOV идентифицируется элементом ИЛИ 9, На выходе, элемента ИЛИ-НЕ 12 (фиг, 2м) бу- дут сформированы импульсы, соответствующие импульсам V в моде BOOV, а на выходе элемента ИЛИ-НЕ 13 - BOOOV, Сигнал с выхода второго разряда третьего регистра 6, проходя через элемент ИЛИ-НЕ 13, идентифицирует состояние 1000 (ВООО),

Состояние триггера 3 (фиг, 2н} изменяется с приходом каждого В (В )

импульса, а каждый V-импульс с выхода элементов ИЛИ-НЕ 12, 13 перево- дит триггер 3 в единичное состояние (фиг,2о), обеспечивая формирование импульсов V на выходах элементов ИЛИ-НЕ 12, 13 только в том случае, когда между двумя V-вставками, будет нечетное число импульсов В (В ),

Четвертый регистр 7 сдвига обеспечивает у себя на выходе V-вставки, которые не соответствуют алгоритму кодирования. На выходе элементов ИЛИ-НЕ 12, 13 будут сформированы V- вставки из мод BOOOV или BOOV при условии н ечетности количества импульсов В между двумя V-вставками, Все вторые импульсы поступают на вход первого разряда регистра 7 сдвига, Одновременно на R вход этого разряда 7.1 поступают импульсы из мод BOOV и BOOOV, обнуляя правильные V- вставки. Таким образом, на выходе элемента ИЛИ-НЕ 1А будет сформирова- на последовательность ошибочных V-им- пульсов (фиг, 2п), не соответствующая алгоритму кодирования. На фиг,2р показаны декодированные сигналы.

Таким образом благодаря выявлению всех ошибочных V-вставок, а также пропаданий входного сигнала точность декодирования у предлагаемого устройства выше, чем у известного.

Формула изобретения

Декодирующее устройство, содержащее селектор импульсов, первый и второй входы которого являются одноименными информационными входами устройства, первый выход соединен с информационным входом первого регистра сдвига, тактовый вход которого через блок регулируемой задержки подключен к тактовому входу устройства,первый выход первого регистра сдвига является информационньЫ выходом устройства, отличающееся тем, что, с целью повышения точности декодирования, в устройство введены ВТО-

0

о 5

5

0

0

рои - четвертый регистры сдвига, первый - третий элементы ИЛИ, первый - четвертьп элементы ИЛИ-НЕ и триггер, тактовый вход которого подключен к первому выходу селектора импульсов, второй выход которого соединен с первыми входами второго -и третьего элементов ИЛИ и информационным входом четвертого регистра сдвига, выход которого соединен с первым входом четвертого элемента ИЛИ-НЕ, второй вход которого объединен с -первым входом первого элемента ИЛИ-НЕ и тактовыми входами второго - четвертого регистров сдвига и подключен к выходу блока регулируемой задержки, первый и второй входы первого элемента ИЛИ подключены к соответствующим информационным входам устройства, выход первого элемента ИЛИ соединен с информационным входом второго регистра сдвига, выходы разрядов которого соединены с вторыми входами первого элемента ИЛИ-НЕ, выход которого объединен с выходом четвертого элемента ИЛИ-НЕ и.является контрольным выходом устройства, второй выход первого регистра сдвига соединен с вторым входом второго элемента ИЛИ, выход которого подключен к первому входу второго элемента ИЛИ-НЕ и второму входу третьего элемента ИЛИ, выход которого соединен с первым входом третьего элемента ИЛИ-НЕ, выход которого и выход второго элемента ИЛИ-НЕ подключены к входам обнуления первого, третьего и четвертого регистров сдвига и триггера, инверсный выход которого соединен с его информационным входом и вторым входом второго и третьего элементов ИЛИ-НЕ, третий выход первого регистра сдвига соединен с третьим входом второго элемента ИЛИ и информационным входом тре тьего регистра сдвига, четвертый выход первого и первый и второй выходы третьего регистров сдвига подключены к третьим входам соответственно второго элемента ШШ-НЕ и третьих элементов ИЛИ и ИЛИ-НЕ.

BHHIfflli Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская каб., д. 4/5

Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи цифровых данных позволяет повысить точность декодирования. Декодирующее устройство содерткит селектор 1 импульсов, блок 2 регулируемой задержки и регистр 4 сдвига. Благодаря введению триггера 3, регистров 4-7 сдвига, элементов ИЛИ 8-10 и элементов ИЛИ-НЕ 11-14 в устройстве обеспечивается обнаружение всех нарушений алгоритма кодирования передаваемого кода, 2 шт. W S Фиг.1