Цифровой линейный интерполятор Советский патент 1988 года по МПК G05B19/18 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в выводных графических устройствах с линейными и матричными органами регистрации, станках с числовым программным управлением, в которых использованы линейные или матричные исполнительные органы.-.

Цель изобретения - повышение, быстродействия.

На фиг в 1 представлена структурна схема предлагаемого цифрового линейного интерполятора; на фиг, 2 - функциональная схема реализации блока управления; на фиг. 3 - временная диаг рамма работы интерполятора; на фиг, 4 - распределение управляющих воздействий по отношению к уровням сигнала на выходе элемента И 24; на фиг, 5 - временная диаграмма работы четырехразрядного двоичного умножителя .

Цифровой линейный интерполятор содержит блок 1 управления, ервый 2 и второй 3 регистры координатньтх приращений, блок 4 постоянной памяти первый 5 и второй 6 двоичные тели первый 7 и второй 8 триггеры,, первый 9 и второй 10 регистры (регистры многоразрядных .приращений) входы , .выходы 15-20 интерполятора.

Блок управления содержит генератор 21 импульсов, третий D-триггер 22, четвертый D-триггер 23, первый 24 и второй 25 элементы И, счетчик 26, формирователь 27 импульса по включению питания, третий элемент .И 28.

Блок управления предназначен для синхронизации работы устройства Управляющий вход I1 блока 1 управления является входом Пуск интерполятора. Выход блока 1 управления соединен с выходом 15 интерполятора, По указанному выходу стробируются - многоразрядные приращения, поступающие на выходы.17-20 интерполятора Значения логической единицы на выходе 15 интерполятора сигнализирует о достоверности выходных данных на выходах 17-20 цифрового интерполятора По выходу 16 формируется сигнал Конец интерполирования а Налтгчие логической единицы на выходе 16 интерполятора свидетельствует о воспроизведении в данный момент заданного от0

s

0

5

0

5

0

5

0

5

резка прямой. Сигнал логического ну- .пя на выходе устанавливает двоичные умножители в исходное состояние.

Первый 2 и 1зторой 3 регистры координатных приращений служат для приема и хранения N младших разрядов координатных приращений Лх и Jу,определяющих заданный отрезок прямой. Значения приращений 1 х и л у поступают по входу 13, интерполятора последовательно во времени. Запись N мпадших разрядов координатного приращения в регистр 2 координатного приращения производится единичным уровнем на входе 2 интерполятора. Запись N младших разрядов в регистр 3 координатного приращения производится единичньпч уровнем на входе 14 интерполятора. Выходы регистра 2 координатных приращений подключены к информационным входам двоичного умножителя 5 Выходь второго регистра 3 координать ых приращений подключены к информационным входам второго двоичного умножнтеяя 6„

Блок 4 постоянной памяти служит для хранения -1 разрядов - разрядных приращений, формируемых за о.дин интерполяционный такт. Блок 4 постоянной памяти соединен адресными вход,,э№5 с M-N старииьш разрядами третьего информационного входа интерполятора, по которому последовательно во времени поступают значения ко- ординатных приращений х и ,Пер- вый 5 и второй 6 двоичные умножители служат для формирования значения младшего разряда 2 -разрядного приращения, формируемого за один интерполяционный такт Выход двоичного умножителя 5 соединен с информа-, ционным входом триггера 7, который служит для фиксации, значения млад- щего разряда 2 -разрядного приращения, формируемого за один интер- поляционньй такт по координате х. Выход умножителя 6 соединен с информа- ционньш входом триггера 8, который служит для фиксации значения младшего разряда 2 -разрядного приращения, формируемого за один интерполяционный такт по координате у.

Регистры 9 и 10 служат для хране- ни Я разрядов 2 -разрядного приращения по координатам х и у соответственно. Их значения остаются неизменными до момента поступления новых исходных данныхS

/Запись значения разрядов- 2 -разрядных приращений, формируемых яа один интерполяционный такт, в регистр 9 производится с выходов бло-. ка 4 постоянной памяти при наличии на его адресных входах M-N старших разрядов координатного приращения Лх и поступлении сигнала логической

служит для формирования импульса от рицательной полярности по окончанию воспроизведения заданного отрезка прямой. Вход записи в счетчик соеди нен с выходом четвертого D-триггера 23, информационным входом третьего D-триггера 22 и третьим выходом бло ка 1 управления. До поступления сиг

единицы на вход 12 интерполятора. нала Пуск счетчик 26 находится в

пись значений 2 -1

M-N

разрядов 2 разрядных приращений, формируемых за один интерполяционный такт, в регистр 10 производится с выходов блока 4 постоянной памяти при наличии на его 5 входах M-W старших разрядов коорди- н-ятного приращения йу и поступлении сигнала логической единицы на вход 14 интерполятора.

Генератор 21 импульсов служит для 20 выработки последовательности импульсов, тактирующих работу блока 1 управления. Прямой выход генератора 21 импульсов соединен с первым входом перрежиме записи содержимого информационных разрядов в счетчик, так как с прямого выхода четвертого триггера 23 поступает сигнал логического .нуля, который является активным по ртнощению к сигналу записи в счетчик 26t На информационный вход счет чика 26 монтажньм способом поступает значение 2 ,

Формирователь 27 импульса по включению питания служит для выработки в момент включения питания им .пульса отрицательной полярности, ус танавливающего третий 22 и четверты 23 D-триггеры в нулевое состояние. Выход формирователя 27 импульсов соединен с первым входом третьего элемента И 28 и R-входом третьего D-триггера 22, Второй вход третьего элемента И 28 соединен с выходом пе реноса счетчика 26. Выход третьего элемента И 28 соединен с R-входом второго триггера 23. Третий D-rpur- гер 22 и четвертый D-триггер 23 i- служит для присинхронизации цикла интерполяции к переднему фронту импульсов, формируемого генератором 21 импульсов. Управляющий вход четвертого D-триггера 23 соединен с первым входом П интерполятора. Ука занный вход является входом Пуск интерполятора. Информационный вход четвертого D-триггера 23 подключе к сигналу логической единицы

вого элемента И 24 и управляющим входом третьего триггера 22, а инверсный выход генератора 21 импульсов соединен с первым входом второго элемента И 25. Прямой выход третьего D-триггера 22 соединен с вторыми входами первого 24 и второго 25 элементов И и вторьгм выходом 16 интерполятора. Указанный выход является выходом Конец интерполирования отрезка. Сигнал логического нуля на втором выходе 16 интерполятора сигнализирует об окончании интерполирования заданного отрезка прямой и готовности интерполятора принять значения координатных приращений нового отрезка прямой. Выход второго элемента И 25 является первым выходом блока 1 управления и первым выходом 15 интерполятора. По указанному выходу стробируются выходные многоразрядные приращения интерполятора Значение логической единицы на указанном выходе сигнализирует о достоверности выходных данных на третьем 17, четвертом 18, пятом 19 и щестом 20 выходах линейного интерполятора.Выход первого элемента И 24 является четвертым выходом блока 1 управления. Указанный выход подключен к управляющим входам первого 5 и второго 6 двоичных умножителей и управляющим входам первого 7 и второго 8 триггеров, а также к вычитающему входу счетчика 26. Счетчик 26

служит для формирования импульса отрицательной полярности по окончанию воспроизведения заданного отрезка прямой. Вход записи в счетчик соединен с выходом четвертого D-триггера 23, информационным входом третьего D-триггера 22 и третьим выходом блока 1 управления. До поступления сиг

0

5

0

5

0

5

0

5

режиме записи содержимого информационных разрядов в счетчик, так как с прямого выхода четвертого триггера 23 поступает сигнал логического .нуля, который является активным по ртнощению к сигналу записи в счетчик 26t На информационный вход счетчика 26 монтажньм способом поступает значение 2 ,

Формирователь 27 импульса по включению питания служит для выработки в момент включения питания им- .пульса отрицательной полярности, устанавливающего третий 22 и четвертый 23 D-триггеры в нулевое состояние. Выход формирователя 27 импульсов соединен с первым входом третьего элемента И 28 и R-входом третьего D-триггера 22, Второй вход третьего элемента И 28 соединен с выходом переноса счетчика 26. Выход третьего элемента И 28 соединен с R-входом второго триггера 23. Третий D-rpur- гер 22 и четвертый D-триггер 23 i- служит для присинхронизации цикла интерполяции к переднему фронту импульсов, формируемого генератором 21 импульсов. Управляющий вход четвертого D-триггера 23 соединен с первым входом П интерполятора. Указанный вход является входом Пуск интерполятора. Информационный вход четвертого D-триггера 23 подключен к сигналу логической единицы

Интерполятор работает следующим образом.

В основе изобретения лежит возможМ N

ность однозначного определения 2 перемещений исполнительных органов или светящейся точки на экране (при отображении графической информации) за один интерполяционный такт. М - наибольшая разрядность координатных приращений, N - количество- младших разрядов координатных приращений Лх и 4у, поступающих на регистры 2 и 3 координатных приращений.

Для доказательства возможности однозначного определения 2 переме51434А066

щений исполнительных: органов или све- пульсов, формируемых на выходе двоич- тящейся точки рассмотрим работу дво- . ного умножителя за 2 тактов вход- йчного умножителя на примере четырех- ной частоты (М - разрядность двоично- разрядного двоичного умножителя, временные диаграммы работы которого для различных значений управляющего кода на его.информационных входах приведены на фиг,5,

На выходе двоичного умножителя формируется последовательность импульсов, пропордиональная весам управляющего кода на его информационных входах. Если последовательность имго умножителя), разбить на 2 групп то каждая группа представляет последовательность импульсов, формируемых на выходе двоичного умножителя за

10

M-N г, Л1 „ M-N - Af „

I. - L /. , э. выходе четырехразряд

тактов в ходной частоты, так как

ного двоичного умножителя (фиг15) при различных значениях управляющего кода на его информационных входах формируются следующие последовательности

пульсов, формируемых на выходе двоич- . ного умножителя за 2 тактов вход- ной частоты (М - разрядность двоично-

го умножителя), разбить на 2 групп то каждая группа представляет последовательность импульсов, формируемых на выходе двоичного умножителя за

0

M-N г, Л1 „ M-N - Af „

I. - L /. , э. выходе четырехразрядтактов в ходной частоты, так как

ного двоичного умножителя (фиг15) при различных значениях управляющего кода на его информационных входах формируются следующие последовательности

Изобретение относится к автома тике и вычислительной технике и может быть использовано в вьтодных графических устройствах с линейными и матричными органами регистрации, в станках с программным управлением, в которых применяют линейные или матричные исполнительные устройства. Цель изобретения - повышение быстродействия интерполятора. Цифровой линейный интерполятор обеспечивает наа W хождение многоразрядных приращений, которыми аппроксимирован заданный отрезок прямой, за один интерполяци- онньй такт. Он содержит блок управления 1, регистры 2, 3 координатных приращений, блок 4 постоянной памяти, двоичные умножители 5, 6, триггеры 7, 8, регистры 9 и 10. Значения младших разрядов М-разрядных координатных приращений запоьтнаются в регистрах 2 и 3. M-N старших разрядов координатных приращений поступают на адресные входы блока 4 постоянной памяти, с выходов которого 2 - разрядов многоразрядных приращений записываются в регистры 9 и 10, Младишй 3, разряд 2 -разрядных прираще шй формируется N-разрядным двоичным умножителем 3 и N-разрядным двоичным умножителем 6, на информационные входы которых с выходов регистров 2 и 3 2 поступают значения N младших разрядов координатных приращений Лх и 4у соответственно. Блок 1 управления предназначен для синхронизации работы интерполятора, 1 з,п. ф-лы, 5 ил. ОЭ О)

м- tV

Дпя нашего примера М 4, а N 2,для данного примера в течение 2 Как видно из приведенной таблицы, 55 3 тактов входной частоты, зти группы идентичны при различныхПричем для управляющих кодов в кото- значениях управляющего кода в течениерых старшие разряды одинаковы, тактов входной частоты, т,е,эти группы также одинаковьи Совершенно очевидно, что восгфоиявести указанные группы, я а исключением импулсов в . -м такте можно при помощи блока постоянной памяти, на адресны входы которого поступают старшие M-N разрядов управляющего кода. Импульсы в такте формируются N-разрядным двоичным умножителем,на информационные входы которого посту пает N младших разрядов управляющего кода. Карта прошивки блока постоянной памяти при , N 2 имеет следующий вид;

Содержание

000

010

101

111 записывается Н млад

Адрес

00 ,

О

10

П

В регистр 2

гаих разрядов М-разрядного координатного приращения dx. В регистр 3 записывается N младших разрядов М- разрярного координатного приращения Лу, M-N старших разрядов координатных приращений поступает на адресньш входы блока 4 постоянной памяти. С

выходов блока 4 постоянной памяти

м-н .

считывается /. -1 разрядов многоразрядных прираплений, которые записыва- ются в регистры 9 и 10. В регистр 9 записывается 2 -1 разрядов многоразрядных приращений по координате X. В регистр 10 записывается -1 разрядов многоразрядных приращений по координате у. Указанные выше действия предшествуют процессу интерполяции и составляют цикл подготовки, При поступлении сигнала логической единицы на четвертый вход 11 интерполятора на выходе 16 блока 1 управления появляется сигнал логической единицы. Наличие сигнала логической единицы на выходе 16 свидетельствует о воспроизведении в данный момент заданного отрезка прямой. На первом выходе блока 1 управления формируется последовательность импульсов, поступающая на управляющие входы умножителей 5 и .6 и триггеров 7 и 8, На информационные входы двоичного умножителя 5 поступают значения N мпадгаих разрядов координатного приращения d X. На информационные входы второго двоичного умножителя 6 поступают значения N младших разрядов координатного приращения л у. При переходе сигнала на управляющих входах двоичных умножителей 5 и 6 из состоя

5

0

5

Q

5

0

5

0

55

ния логического куля в состояние логической единицы на выходах двоичных умножителей 5 и 6 появляются значения сигналов, равные значению 2 -го разряда многоразрядного приращения, формируемого за один интерполяционный такт, которые фиксируются в триггерах 7 и 8, При появления сигнала логической единиць на выходе 15 интерполятора-многоразрядные приращения поступают на выход интерполятора. Через 2 тактов на выходе 1 б интерполятора формируется сигнал Конец интерполирования, который запрещает формирование последовательностей импульсов на выходе 15 интерполятора и третьем выходе блока 1 управления. На четвертом выходе блока i управления появляется сигнал логического нуля, устанавливающий двоичные умножители 5 и 6 в исходное состояние. Процесс интерполирования отрезка закончен. Диаграммы работы интерполятора приведены на фиг.3,4,

Рассмотрим интерполирование отрезка прямой на числовом примере (описывается канал X, канал у работает аналогично). Пусть х 1011, и N 2, На адресные входы блока 4 постоянной памяти поступает код 10. По указанному адресу хранится код 101. При поступлении сигнала логической единицы на вход 12 интерполятора указанный код записывается в регистр 9. Младшие разряды координатного приращения записываются в регистр 2 координатных приращений. С выходов регистра 2 указанные разряды поступают на информационные входа первого умножителя 5, т.е. на информационные входы умножителей 5 поступает код 11, Разрядность умнокителя 5 для данного случая равна двум. При поступлении сигнала Пуск на вход 11 интерполятора На управляющий вход двоичного умножителя 5 начинает поступать последовательность импульсов с третьего выхода блока 1 управления. На выходе двоичного умножителя 5 за 2 2 4 такта формируется следующая последовательность 1110, Так как указанная последовательность с выхода триггера 7 поступает на выход 17 интерполятора, который является 2 -м разрядом многоразрядного приращения, то на выходах 17,18 интерполятора за 2 4 такта формируется следующая последовательность :

lOljTl

9

101; i; 10Г,0; -,

где значения 5 отмеченные i ; , формиру -ются на выходе двоичного умножителя. Данная последовательность соответству ет последовательности, формируемой двоичным умножителем за 2 2 16 тактов входной частоты

Информационная емкость (бит) блока постоянной памяти рассчитывается по следующей формуле:

g 2

(Л -1

организации 2

м- N

X 2

M-N

-1 разрядных слов.

По включению питания на вьтходе блока 27 формируется отрицательный импульс, устанавливающий третий 22 и четвертый 23 D-триггеры в нулевое состояние. Счетчик 26 находится в режиме saimCH содержимого информационных разрядов в счетчик, так как с прямого выхода четвертого D-тригге- ра 23 на установочный вход счетчика поступает сигнал логического нуля, который является активным по отношению к сигналу записи в счетчик 26. На информационный вход счетчика 26 монтажным способом поступает значе- mte 2, При поступлелши сигнала логической единицы на первый вход 1 цифрового линейного интерполятора четвертый D-триггер 23 устанавливается в состояние логической единицы, разрешая тем самым работу счетчика 26 в счетном режиме. Кроме того, указанный сигнал поступает на третий выход блока 1 управления и разраша- ет работу первого 5 и второго 6 дво ичных умножителей. Передним фронтом импульса, поступающего с прямого выхода генератора 21 импульсов, третий D-триггер 22 устанавливается в сое- тояние логической единицы, поскольку на его информационный вход поступает сигнал логической единицы с выхода четвертого D-трйггера 23. Описанные вьппе действия обеспечивают строгую присинхронизацию цикла интерполяции к переднему фронту и шульсов, формируемого генератором 21 импульсов, после поступления сигнала логической единицы на первый вход 11 интерполятора, который является входом Пуск интерполятора, С каждым импульсом с выхода генератора 21 импульсов при единичном значении третьего ЕНтригге- ра 22 значение счетчика .6 уменьшает1434406

10

5

ся на единицу. При переходе счетчика 26 с нулевого состояния в 2 , где п - разрядность счетчика, на его выходе переноса Р формируется импульс отрицательной полярности, который устанавливает четвертый D-триггер 23 в состояние логического нуля. С появлением переднего фронта импульса

0 с генератора 21 импульсов третий D- триггер 22 также устанавливается в состояние логического нуля, запрещая прохождение импульсов на выходы первого элемента И 24 и второго эле. мента И 25, Кроме того, сигнал логического нуля с выхода третьего D- триггера 22 поступает на второй выход 16 интерполятора, сигнализируя об окончании интерполирования заданQ .ного отрезка Число импульсов, сформированных с выходов первого 24 и второго 25 элементов И за интерполяционный цикл, равно 2.

5 Формула изобретения

t

S. Цифровой линейный интерполятор, содержащий первый и второй регистры координатных приращений, первый двоQ ичный умножитель и второй двоичный умножитель, информационные входы которого подключены к выходам второго регистра координатных приращений, входы которого соединены с N младшими разрядами третьего М-разрядного информационного входа интерполятора и с входами первого регистра координатных приращений, выходы которого подключены к информационным входам

п первого двоичного умножителя, отличающийся тем, что, с целью повьшения быстродействия, в него введены блок управления, блок постоянной памяти, первый и второй триггеры, первый и второй регистры, управляющий вход второго регистра соединен с управляющим входом второго регистра координатных приращений и с первым входом интерполятора, второй вход которого подключен к управляющему входу первого регистра координатных приращений и к управляющему входу первого регистра, информационный вход которого соединен с информационным входом второго регистра и выходом

5 блока постоянной памяти, адресные

входы которого пoдключefIb к М старшим разрядам третьего информационного входа интерполятора, четвертый эход

5

0

которого соединен с входом блока управления, первый и второй выходы которого подключены соответственно к первому и второму выходам интерполя- тора, третий выход которого соединен с выходом первого триггера, информационный вход которого подключен к выходу первого двоичного умножителя, управляющий вход которого соединен с управляющим входом второго двоичного умнотштеля, с управляющим входом первого и второго триггера и третьим выходом блока управления, четвертый выход которого подключен к установоч- ным входам первого двоичного умножителя и второго двоичного умножителя, выход которого соединен с информационным входом второго триггера, выход которого подключен к четвертому выхо- ду интерполятора, пятый и шестой выходы которого соединены соответственно с выходами первого и второго регистров.

2, Интерполятор по п.1,отли- чающийся тем, что блок управления содержит генератор импульсов, третий и четвертый триггеры, первый, второй и третий элементы И, счетчик импульсов, содержащий информационные входы, формирователь импульса по

«

йа Г

1 С

13

включению питания, выход которого соединен с первым входом ретьего элемента И и с установочным R-входом третьего D-триггера, выход которого подключен соответственно к вторым входам первого и второго элементов И и второму выходу блока управления, .первый выход которого соединен с выходом второго элемента И, первый вход которого подключен к инверсному выходу генератора импульсов, прямой выход которого соединен с управляющим входом третьего D-триггера и первым входом первого элемента И,выход которого подключен к пятому выходу блока управления и вычитающему входу счетчика, выход переноса которого соединен с вторым входом третьего элемента И, выход которого подключен к установочному R-входу четвертого D-триггера, информационный вход которого соединён с выходом логической единицы, а выход подключен к информационному входу третьего D- триггера, установочному входу счетчика и четвертому выходу блока управления, вход которого является четвертым входом интерполятора и соединен с управляющим входом четвертого D- триггера.

2

16

Кавну5,6

Г

8ш§/1.2д f

дшмгг I

hiK.Sntttt

Ьш.й.15

LTLR

JUT::

Вш.бл.28

I Hfjjepns wuHHeid цикл Z

Форпиро оние приращений

Выдачи приращений

JTrLTlJT

-:№

(.4

/ JTJTJTJTJTJTJTJTJOJTJTJTJTJ JT

,гг

тт.

л.

8ыщ

mm-00010010

jnjTjijTj-bTLTUTj iJTj jnjTjari

w

Фаг.

гт

п

п.

п