Цифровой согласованный фильтр сигналов с дискретной частотной манипуляцией Советский патент 1988 года по МПК H04L27/14 

(риг.1

4

00 ОС

Изобретение относится к радиотехнике и может быть использовано для приема цифровых сигналов в системах с дискретной частотной манипуляцией, Цель изобретения - повышение помехоустойчивости путем режекции помех.

На фиг, I изображена структурная электрическая схема предлагаемого согласованного фильтра; на фиг, 2 - структурная электрическая схема частотного рециркулятора; на фиг, 3 - структурная электрическая схема блока формирования верхнего порога; на фиг. 4 - структурная электрическая I схема блока выбора максимального чис- ; ла; на фиг, 5 - структурная электрическая схема узла выбора минимального числа; на фиг, 6 - структурная I электрическая схема блока формирова- I ния нижнего порога; на фиг. 7 - структурные электрические схемы порогового блока, блока дешифраторов, второго блока ключей и первого коммутатора; на фиг, 8 - структурная электри- ческая сдема блока синхронизации; на I фиг, 9 - временные диаграммы работы i блока синхронизации. .

; Цифровой согласованный фильтр сиг- i налов с дискретной частотной манипу- i ляцией (ДЧМ) содержит частотный i рециркулятор 1, первый коммутатор 2, I первый блок 3 памяти, первый блок 4 I ключей, второй, блок 5 памяти, блок б I формирования верхнего порога, блок 7 I формирования нижнего порога, второй коммутатор. 8, пороговый блок 9,блок 10 дешифраторов, второй блок П ключей, третий комъгутатор 12, третий блок 13 памяти, четвертьш коммутатор 14, сумматоры-накопители 15, блок 16 выбора максимального числа и блок 17 синхронизации в

Частотный рециркулятор образуют накопители 18, каждый из которых сос тоит из первого и второго преобразователей 19 и 20 частоты, фазосдвигаю щего элемента 21, первого и второго фильтров 22 и 23, первого и второго аналого-цифровых преобразователей (ЛЦП) 24 и 25, первого и второго регистров 26 и 27, первого и второго сумматоров 28 и 29, третьего и четвертого регистров 30 и 31, первого перемпожителя 32, блока 33 весовых коэффициентов (БВК), второго,третьего и четвертого перемножителей 34 - 36, третьего и четвертого сумматоров 37 и 38, первого и второго квадраторов 39 и 40, пятого сумматора 41 и клточа 42.

Блок формирования верхнего порога включает первый коммутатор 43, узел 44 выбора максимального числа, второ коммутатор 45, запоминающий узел 46, узел 47 ключей, узел 48 выбора мини- мального числа, перемножитель 49,сумматор 50 и регистр 51.

Блок выбора максимального числа содержит первый, второй и третий компараторы 52-54, с первого по тестой ключи 55-60,

Узел выбора минимального числа образуют первый, второй и третий компараторы 61 - 63, с первого по шестой ключи 64-69,

Елок формирования нижнего порога содержит коммутатор 70, узел 71 выбора минимального числа, сумматор-накопитель 72, делитель 73, перемножитель 74 и регистр 75,

Пороговый блок включает первый и второй пороговые узлы 76 и 77,

Блок дешифраторов состоит из первого, второго и третьего дешифраторов 78 - 80,

Второй блок ключей содержит первый второй и третий ключи 81-83,

Первый коммутатор содержит коммутатор 84 первой ступени и Аоммутатор 85 второй ступени.

Блок синхронизацрщ включа,ет задающий генератор 86 первый, второй и третий делители 87 - 89 частоты, узел 90 дешифраторов, nepBbrfi, второй и третий ключи 91 - 93, счетчик 94 импульсов и дешифратор 95,

Фршьтр работает следующим образом

Входной сигнал, состоящий из аддитивной смеси шумов, гармонических и другого рода помех и полезного сигнала с ДЧМ в виде последовательности радиоимпульсов, каждый из которых передается на своей, отличной от других, частоте We Де i I М поступает на вход цифрового частотного рециркулятора 1,

В каждом из накопителей 18 сигнал поступает на сигнальные входы преобразователей 19 и 20 частоты, на опорные входы которых поступают опорные сигналы: на преобразователь 19 частоты - непосредственно, на преобразователь 20 частоты - через фазосдви- гающий элемент 21 на 90°, На выходах преобразователей 19 и 20 частоты об

разуются квадратурные сигналы, которые и подвергаются дальнейшей обработке. Они проходят через фильтры 22 и 23, выделяющие разностную или суммарную частоту входного и опорного сигналов. Колебания с выходов фильтров 22 и 23 поступают на входы АЦП 24 и 25, которые с частотой дискретизации Рд образуют отсчеты сигна- ла в виде двоичных чисел, пропорциональных уровню входного сигнала. Двоичные числа с выходов АЦП 24 и 25 записываются в регистры 26 и 27, в которых они хранятся на интервале дискретизации и использзпотся для дальнейшей обработки. Суть ее заключается в накоплении энергии входного сигнала в калсдом из Г квадратурных каналов накопителя 18 с последующим суммированием сигналов с выходов квадратурных ветвей. Процесс накопления проходит следующим образом. При первом шаге число А coscO;t, , запомненное в регистре 26, подается на сумматор 28, где суммируется с чис- лом из регистра 30, в котором в начальный момент было записано число О Сумма с выходов сумматора 28 А cosco;t, + О поступает на вход пе- ремножителя 32, на второй вход кото- ро го поступает весовой козффициен г cos из БВК 33, На выходе перемно- жителя 32 образуется произведение

А cosCOjt созйЦ ;, Величину йС|); выбира-лд лей 18 считываются через ключи 42

ют исходя из соотношения периода анализируемой частоты Т I и числа выборок на периоде Т, т.е. периода дискретизации Тд. Число с выхода сумматора 28 одновременно посту- 4о пает и на вход перемножителя 34, на второй вход которого подается коэффициент sin из БВК 33. На выходе |перемножителя 34 формируется следуюна входы коммутатора 14, а импульсом с блока 17 синхронизации регистры 30 и 31 устанавливаются в нулевое состояние.

Числа SJ(N) с выходов накопителей 18 подаются на входы коммутатора 14, который переключается с частотой следования элементов ДЧМ сигнала и соединяет одновременно выходы всех М

50

щее число: А cosoo-,t sinuC|;. Аналогич- g накопителей 18 с М ячейками блока 13 ные операции вьтолняются на первом такте и во втором квадратурном канале: из регистра 27 поступает на сумматор 29 число А sinCOit, , которое суммируется с нулем из регистра 38, сумма подается на перемножитель 35, формирующий число А sinco-jt, cos Лф;, и на перемножитель 36, формирующий число А sinW;t, sinuLp;. С выходов перемножителей 32 и 36 числа поступают на вход сумматора 37, на выходе которого появляется число А cosCi5-,t, х X созлц ;- А sincojt, Б1пйц. А cos(cj;t,+ + Cf;), Числа с выходов перемножитепамяти. Условно блок 13 памяти можно представить в виде квадратного поля ячеек памяти, размерностью М х; М ячеек, В первый момент опроса числа S,,(N) SH (R),SM,(N) с первого по М-е записываются в М ячеек первого столбца, во второй момент опроса чисяа SjjN) S,,

(N), S,,,(N)

записыва55

ются в М ячеек второго столбца ячеек и т.д. Таким образом, j-й столбец ячеек блока 13 памяти содержит отсчеты J-ro момента опроса, а 1--я строка ячеек содержит отсчеты входного сигнала, сделанные на i-й частоте. При

лей 34 и 35 поступают на вход сумматора 38, на выходе которого формируется число А cos CO .t, 51пЛ С ; +

+ А sincO;t,cosuq ; А sinCojt + + йСр; ), Число с выхода сумматора 37 записывается, в регистр 30, число с выхода сумматора 38 - в регистр 33. На втором шаге в регистры 26 и 27 записываются числа А coscOit и А sincojt соответственно. По описанной процедуре эти числа обрабатываются, получаются числа: на выходе сумматора 28 A cos(co;t, + 2uCf;) + + А cos(cOi t7. + utf;); на выходе сумматора 29 А sin(G3;t( 2ulf;) + + А sin(ci);t2 +лср;), С учетом условий выбора значения U ср; и при условии t« КТд, где Тд - период дискретизации; , где F - число шагов за время, равное длительности

посылки сигнала5 эти чиспа будут соответственно равны 2А созСо;2Тд и 2А 31ПЙ;2Тд, После N шагов за время Tg КТд будут накопленьг числа: на выходе/ сумматора 29 . - число NA 51ПСО;МТд; на выходе сумматора 28 - число.-1 Асо5СО;И Тд. Эти числа, прошедшие через квадрато1)ы 39 и 40, суммируются сумматором 41, на выходе которого будет число S;(N) А К соз со;КТд + А Н з1п о;КТд А W , После окончания N выборок числа S(N) с каждого из накопителей 18 считываются через ключи 42

на входы коммутатора 14, а импульсом с блока 17 синхронизации регистры 30 и 31 устанавливаются в нулевое состояние.

Числа SJ(N) с выходов накопителей 18 подаются на входы коммутатора 14, который переключается с частотой следования элементов ДЧМ сигнала и соединяет одновременно выходы всех М

накопителей 18 с М ячейками блока 13

памяти. Условно блок 13 памяти можно представить в виде квадратного поля ячеек памяти, размерностью М х; М ячеек, В первый момент опроса числа S,,(N) SH (R),SM,(N) с первого по М-е записываются в М ячеек первого столбца, во второй момент опроса чисяа SjjN) S,,

(N), S,,,(N)

записыва

ются в М ячеек второго столбца ячеек и т.д. Таким образом, j-й столбец ячеек блока 13 памяти содержит отсчеты J-ro момента опроса, а 1--я строка ячеек содержит отсчеты входного сигнала, сделанные на i-й частоте. При

:этом полезный сигнал, который в каж-, :дый интервал анализа присутствует только на одной из частот, будет занимать М ячеек блока l3 памяти - по одной в каждом столбце и в каждой строке поля ячеек. Если на входе согласованного фильтра действует узкополосная помеха, ее отсчеты займут

вею соответствующую строку ячеек бло- ю ключено и записано во второй ячейке

сел S ,1 (N) акс число через коммутатор 43 подается на узел 46 памяти, состоящий из М ячеек памяти, С подключением к узлу 44 выбора максимального числа коммутатором 45 второй строки ячеек памяти блока 3 памяти наибольшее число из новых М чисел (N) коммутатором 43 будет подключено и записано во второй ячейке

Изобретение относится к радиотехнике. Цель изобретения - повышение помехоустойчивости путем режек- ции помех. Фильтр содержит частотный рециркулятор I, коммутаторы, блоки памяти 3,5 и 13, блоки ключей 4 и 11, блоки формирования (БФ) 6 и 7 верхнего и нижнего порогов, пороговый блок 9, блок дешифраторов 10, сумматоры-накопители 5, блок выбора 16 максимального числа и блок синхронизации 17. Фильтр позволяет формировать отклик на входной сигнал с более высокой помехоустойчивостью за счет использования оценок уровня входного шума и среднего значения уровня сигнала и за счет исключения при формировании порога мощных помех. Устройство по пп. 2-6 отличается выполнением БФ 6 и 7, блока выбора 16, блока синхронизации 17 и узла выбора минимального числа, входящего в состав БФ 6. Даны их ил. 5 з.п. ф-лы, 9 ил. с сл

ка 13 памяти,

Дпя того, чтобы облегчить вопросы синхронизации, согласованный фильтр строится таким образом, что сначала ;заполняются двоичными числами S- |все М X М ячеек блока 13 памяти, затем подается импульс перезаписи на блок 4 ключей и все эти числа одновременно переносятся в блок 3 памяти аналогично блоку 3 памяти с тем, что- ;бы обработать числа по описанному ниже алгоритму параллельно с работой частотного рециркулятора 1. по заполнению очередными отсчетами входного сигнала ячейки блока 13 памяти,

При воздействии входных сигналов в виде двоичных чисел первой строки из блока 3 памяти S ;: (N) на разрядо- вые входы компаратора 52 на одном из его выходов появляется разрешаюпдай потенциал: на верхнем в случае S , (N) S 14(N), на среднем - в слу- :чае и ,,(N) ), на нижнем - в .случае: S „ (N)«c S ,2 (N). Можно объединить верхний и средний выводы компаратора 52 и соединить их с входом ключа 55, В этом случае ключ 55 открывается при S,, (N) (N), а ключ 56, с управляющим первым входом ко- .торого соединен третий выход компаратора 52, открывается при S I(N) S , (N) . Выходы ключей 55 и

узла 46 памяти, таким образом,после анализа содержимого всех строк ячеек блока 3 памяти в узел 46 памяти будут записаны М наиболь щих чисел - по од- 15 ному из ка)адой строки. После этого узлом 47 ключей ячейки узла 46 памяти будут подключены к входам узла 48 выбора минимального числа.

При сравнении чисел S ; (Н)

Макс

25

20 и S J(N),(, разрсшаюицш потенциал на верхнем выходе компаратора появляется, как и в -узле ,44 выбора максимального числа, в случае (и) : S2J (N),Q(. нижнем - при ( N)Mo. ()д,о,. Входы ключей 64,65,67 - 69 включены перекрестно, т,е, к сигнальному второму входу ключа 64 подключен первый вход компаратора 6-1 , а к первому входу ключа 65 - второй вход компаратора 61, Следовательно, разрешаюишй потенциал от действия большего числа открывает ключ 64 (65), который пропускает меньшее из сравниваемых чисел. На

35 объединенных выходах ключей 64, 65 появляется меньшее из двух сравниваемых чисел, а на выходе всего узла 48 выбора минимального числа появляется наименьшее из сравниваемых макси-- мальных чисел, т.е.

30

40

S i )д,о,ке. мик

Наименьшее из максимальных чисел ()„с,(.. лАии выхода узла 48 выбора минимального числа подается на

56 объединены, следовательно, на пер- 45 вход перемножителя 49, к второму вхо- вом входе компаратора 53 появляется большее из двух входных чисел Б( (N)

3(,(тО. На второй вход компаратора 53 подается третье из сравниваемых чисел SijCw). Компаратор 52 и ключи 57 и 58 работают аналогично описанному, следовательно, на объединенных выходах ключей 57 и 58 может появиться только одно из сравниваемых чисел 84, (N), S,,J(N) и (N-), а именно наибольшее из них. На выходе узла 44 выбора максимума числа через время установления также появляется наибольшее из сравниваемых чи50

ду которого приложено дво гчное число Ifi , С выхода перемножителя 49 число J, Sjj (Н). WMH подается па один вход сумматора 50, на второй вход которого подается двоичное число с выхода блока 7 форг-дарования нижнего порога. Выход сумматора 50 соединен с входом регистра 51, выход которого является выходом блока 6 формирова- gg ния верхнего порога. Он соединен с первым (опорным) входом порогового блока 9,

Коммутатор 70 подключает к входам узла 71 выбора минимального

узла 46 памяти, таким образом,после анализа содержимого всех строк ячеек блока 3 памяти в узел 46 памяти будут записаны М наиболь щих чисел - по од- ному из ка)адой строки. После этого узлом 47 ключей ячейки узла 46 памяти будут подключены к входам узла 48 выбора минимального числа.

При сравнении чисел S ; (Н)

Макс

и S J(N),(, разрсшаюицш потенциал на верхнем выходе компаратора появляется, как и в -узле ,44 выбора максимального числа, в случае (и) : S2J (N),Q(. нижнем - при ( N)Mo. ()д,о,. Входы ключей 64,65,67 - 69 включены перекрестно, т,е, к сигнальному второму входу ключа 64 подключен первый вход компаратора 6-1 , а к первому входу ключа 65 - второй вход компаратора 61, Следовательно, разрешаюишй потенциал от действия большего числа открывает ключ 64 (65), который пропускает меньшее из сравниваемых чисел. На

объединенных выходах ключей 64, 65 появляется меньшее из двух сравниваемых чисел, а на выходе всего узла 48 выбора минимального числа появляется наименьшее из сравниваемых макси-- мальных чисел, т.е.

S i )д,о,ке. мик

Наименьшее из максимальных чисел ()„с,(.. лАии выхода узла 48 выбора минимального числа подается на

вход перемножителя 49, к второму вхо-

ду которого приложено дво гчное число Ifi , С выхода перемножителя 49 число J, Sjj (Н). WMH подается па один вход сумматора 50, на второй вход которого подается двоичное число с выхода блока 7 форг-дарования нижнего порога. Выход сумматора 50 соединен с входом регистра 51, выход которого является выходом блока 6 формирова- ния верхнего порога. Он соединен с первым (опорным) входом порогового блока 9,

Коммутатор 70 подключает к входам узла 71 выбора минимального

ячейки блока 3 памяти, образующие столбец, т.е. анализу подвергаются отсчеты, сделанные в один из J-x моментов времени во всех частотных каналах. Узел 71 выбора минимального числа выбирает наименьший из отсчетов, соответствующий.каналу с шумами, т.е. каналу, в котором в момен формирования отсчета заведомо отсутствовали полезный сигнал и помехи. С выхода узла 71 выбора минимального числа минимальное число из столбца 3;)(К)„ц подается на вход сумматора-накопителя 72, который суммирует М чисел - по одному из столбца. Двоичное число, равное сумме чисел, подается далее на делитель 73 на М, результат с выхода которого поступает на перемножитель 74, на второй вход которого подается двоичное число 2 , являющееся коэффициентом при формировании нижнего порога.Двоичное число с выхода перемножителя 74 подается на вход регистра 75 для запоминания, с выхода которого оно подается на второй (опорный) вход порогового блока 9, Одновременно число с выхода перемножителя 74 подается на вход сумматора 50. Таким образом, нижний порог формируется в

1

М

виде П fi -i:S;j(N )„ц

(тОд,,, ; при этом 2 выбирается из услоТвия максимальной вероятности обнаружения сигнала при заданной вероятности пропуска сигнала. Верхний порог формируется в виде П ц П,(, +

Р ISi выбирается из условия максимальной вероятности обнаружения сигнала при его наличии при заданной вероятности ложных тревог.

Коммутатор 8 поочередно, по одному, подает числа S;; (н) из блока 3 памяти на (сигнальный) третий вход порогового блока 9. В пороговом блоке 9 эти числа подаются на входы пороговых узлов 76 и 77 и сравниваются о порогами П и П. Выходы пороговых узлов 76 и 77 соединены с входами блока 10 дещифраторов, который состоит из трех дешифраторов 78 - 80 Дешифратор 78 устроен так, что на его выходе появляется разрешающий потенциал при состоянии пороговых узлов 76 и 77, когда S ;j (N)II g Пц, дй шифратор 79 реагирует на случай

38017

(N)njj, а дешифратор 80 - на случай П S, j (N)nj. Выходы блока 10 дешифраторов соединены с (управ- ляющими) входами блока I1 ключей, состоящего из трех ключей 81 - 83. На объединенные сигнальные входы ключей 81 и 83 подается логический нуль, а на сигнальный вход ключа 82 - логи10 ческая единица. Поскольку разрушающий потенциал не может появиться одновременно на выходах двух или трех дешифраторов 78 - 80, то ключи 81 - 83 открываются по одному и пропуска-

15 ют на выход ту или иную двоичную цифру (о или 1) в зависимости от соотношения уровня сигнала и порогов,Таким образом, производится замена двоичных чисел S, j (N) двоичными циф20 рами: в том случае, когда число S(N) лежит между порогами .(меньше большего и больше меньшего порога), оно заменяется логической единицей, если число S , : (lO превышает верхний

25 порог или оно меньше нижнего порога, оно заменяется логическим нулем.

Двоичные цифры с выхода блока 11 ключей подаются на вход коммутатора 12, который работает абсолютно синх30 ронно с коммутатором 8: каждой ячейке блока 3 памяти с содержанием S (N) коммутатор 12 ставит в соответствие ячейку блоки 5 памяти с за- сьтаемой в нее двоичной цифрой О или

35 1. Таким образом, в блоке 5 памяти после анализа всех М х М чисел из блока 3 памяти будет записано М х М нулей и единиц: так, где в блоке 3 памяти записано число П, S (М)бП,

40 в блоке 5 памяти- будет записана единица, во всех остальных случаях в блоке 5 памяти запишутся нули.

После заполнения всех ячеек блока 45 5 памяти начинается анализ содержимого с целью обнаружения сигнала, К ячейкам блока 5 памяти подключены входы (двухступенчатого) коммутатора I, состоящего из двух последователь- g но включенных коммутаторов 84 и 85, Коммутатор 84 первой ступени имеет М входов (по числу ячеек блока 5 памяти) и один выход, коммутатор 85 второй ступени - один вход и М выхо- g дов, соединенных с входами сумматоров-накопителей 5. Запуск коммутатора 85 происходит в М раз реже, чем коммутатора 84, таким образом, в каждом из сумматоров-накопителей 15 про

91

исходит накопление содержимого М ячеек блоке 5 памяти.

Работа согласованного фильтра синхронизируется управляющими напряжениями с выхода блока 17 синхронизации. После заполнения отсчетами S J (N) блока 13 памяти все М чисел перезаписываются в блок 3 памяти и анализ их производится параллельно с работой частотного рециркулятора 1 по заполнению очередными отсчетами блока 13 памяти. За время анализа поочередно выполняются основные операции: формирование порогов П,.

i И П g, сравнение М чисел из блока 3 памяти с порогами и заполнение блока ; 5 памяти., формирование отклика согласованного фильтра сумматорами-накопителями 15 и его выбор блоком 16 ;выбора максимального числа,

I Задающий генератор 86 формирует исходное синусоидальное колебание с iтребуемыми параметрами - частотой, амплитудой, стабильностью и т.д. Сиг , нал с выхода задающего генератора 86 подается на делители 87 - 89 частоты. Делитель 87 частоты формирует опорные частоты СО, ...,10, подавае- мые в качестве гетеродинных колебаний на преобразователи 19 и 20 час- ;тот накопителей 18. Делитель 8В час- тоты формирует импульсную последова- тельность с частотой дискретизации F,, -подаваемую на все одновременно накопители 18 ttacTo.THoro рециркулятора 1. Этой последовательностью производится управление АЦП 24 и 25.Делитель 89 частоты формирует сетку импульсных последовательностей. Формируются последовательности со следующими частотами: AMFg, 4Fg, 2,, Fr,, SFg/M и Ец. Здесь Fg - частота следования импульсов Д 1М-сигнапа; М - число импульсов сигнала в периоде перебора частот, т.е. число час- тот, формирующих ДЧМ-сигнал. Выходы каскадов дсшителя 89 частоты с частотами 2Fg/M и Fg/M подаются на вход узла 90 деи1ифраторов, которы1{ формирует стробы для управления ключами 91 - 93, Ключ 91 управляется первым стробом, ключи 92 и 93 - соответственно вторым и третьим стробами (фиг,9а5б,в). Через ключи 91-93 в моменты действия стробов проходят импульсИ)1е последовательности на входы коммутаторов 4,8 и 12 и на входы

0

s

0

5 0 5 0 5 0

710

ключей 91 - 93, Через ключ 91 проходит импульсная последовательность 2Fg, через ключ 92 - последовательность 4MF g , через ключ 93 - последовательность 4MF3 и 4Fr3 (фиг. 9 г, д, е, ж). На фиг.9з приведена последовательность с частотой F. При этом принято, что М 8, а на фиг.9 д,е изображены условно 64 импульса. Счетчик 94 импульсов и дешифратор 95 формируют строб (фиг,9и) для управления узлом 47 ключей и регистрами 51 и 75. Счетчик 94 считает число импульсов, прошедошх через ключ 91, с тем, чтобы с приход ом последнего импульса на выходе дешифратора 95 сформировался строб-импульс, который открыл бы узел 47 лючей, чтобы подать содержимое ячеек узла 46 памяти на входы узла 48 выбора мипималыюго числа. Срезом строба управляются (включаются на Запись) регистры 51 и 75. Коммутаторы 14,8,12,43,70,84 и 85 устанавливаются в исходное состояние один раз за период перебора частот импульсном с частотой F (фиг,9к). С такой же частотой производится опрос блока 4 ключей, сброс сумматоров 50 и 72 и сумматоров-накопителей 15. Импульсные последовательности для управления частотным рециркулятором 1, коммутатором 14 и .блоком 4 ключей подаются, минуя ключи 91,92 и 93,

Таким образом, согласованный фильтр Д П-Ьсигнала позволяет формировать отклик на входной сигнал с более высокой помехоустойчивостью за счет использования оценки уровня входного шума и за счет оценки среднего значения уровня сигнала и исключения при форьшровании порога .мощных помех.

.Формула изобретения

1, Цифровой согласованный фильтр сигналов с дискретной частотной манипуляцией, содержащий частотный рецир- кулятор, первые входы синхронизации которого подключены к первым выходам блока синкронизадии, второй выход которого соединен с первым входом синхронизации первого коммутатора и с первыми входами сумматоров-накопителей, вторые входы которых подключены к третьему выходу блока синхронизации, первьй блок ключей,, первый

блок памяти, выходы которого соединены с соответствующими входами второго коммутатора, первый вход синхронизации которого подключен к четвер- тому выходу блока синхронизации, пороговый блок, блок выбора максимального числа, входы которого подключены к выходам сумматоров-накопителей, третьи входы которых подключены к вы- ходу первого коммутатора, второй вход синхронизации которого подключен к пятому выходу блока синхронизации, отличающийся тем, что, с целью повьшения помехоустойчивости путем рекекции помех, введены третий и четвертый коммутаторы, второй и третий блоки памяти, блок формирования верхнего.порога, блок формирования нижнего порога, второй блок клю- чей и блок дешифраторов, выходы которого соединены с соответствующими сигнальными входаг га второго блока ключей, выход которого соединен с сигнальным входом третьего коммутато- ра, выходы которого через второй блок памяти подключены к соответствзптщим сигнальным; входам первого коммутатора, третий вход синхронизации которого соединен с третьим выходом блока синхронизации, с первым входом синхронизации третьего коммутатора, с вторым входом синхронизации второго коммутатора, С первым входом синхронизации блока формирования верхнего по- рога, с первым входом синхронизации блока формирования нижнего порога, с входом синхронизации первого блока ключей, с первым входом синхронизации четвертого коммутатора и с вторым входом синхронизации частотного ре- циркулятора, выходы которого соединены с соответствующими сигнальными входами четвертого коммутатора, выходы которого соединены с соответ- ств пощими сигнальными входами третьего блока памяти, выходы которого через первый блок ключей подключены к соответствующим сигнальным входам первого блока памяти, выходы которо- го соединены с соответствующими сигнальными входами блока формирования верхнего порога и с соответствующими сигнальными входами блока формирования нижнего порога, первый выход которого соединен с дополнительным входом блока формирования верхнего порога, выход которого подключен к первому входу порогового блока,второй вход которого подключен к второму выходу блока фор гирования нижнего порога, второй вход синхронизации которого соединен с вторым входом синхронизации блока формирования верхнего порога и с шестым выходом блока синхронизации, седьмой выход которого подключен к третьему входу синхронизации блока форьшрования верхнего порога и к третьему входу синхронизации блока формирования нижнего порога, выход второго коммутатора соединен с третьим входом порого;вого блока, выходы которого подключены к соответствующим входам блока дешифраторов, восьмой выход блока синхронизации соединен с вторым вхо. дом синхронизации четвертого коммутатора, второй вход синхронизации третьего коммутатора соединен с четвертым выходом блока синхронизации, при этом сигнальный вход частотного рециркулятора является сигнальным входом цифрового согласованного фильтра, первым и вторым о порными входами которого являются первый и второй опорные входы второго блока ключей, выходом цифрового согласованного фильтра является выход блока

выбора максимального числа, 1

pa, входы узла выбора максимального %исла подключены к выходам второго Коммутатора,, сигнальные входы которо- to являются сигнальными входами бло- ка формирования верхнего порога,до- Шолнительным входом которого является второй вход сумматора, первый и йторой входь синхронизации второго коммутатора являются соответственно вторым и первым входами синхрониза- , НИИ блока формирования верхнего по- , третьим входом синхронизации 1:6торого является первый вход синх- юнизации регистра, выход которого Является выходом блока формирования верхнего порога, опорным входом кото 1|)ого является второй вход перемножения ,

Соединены с входами узла выбора мини bjranbHoro числа, выход которого соединен с входом сумматора-накопителя, йыход которого через делитель соеди- йен с первым входом перемножителя, йыход которого соединен с входом ре- г истра, первый вход синхронизации Которого соединен с первым входом Синхронизации сумматора-накопителя li первым входо5 синхронизации комму- taTOpa, второй вход синхронизации rioToporo соединен с вторым входом Синхронизации сумматора-накопителя и Является вторым входом синхронизации блока формирования гшжнего порога, Первым и третьим входами синхронизации которого являются соответственно первый вход синхронизации коммутатора и.второй вход синхронизации регистра, сигнальные входы коммутатора Являются сигнальными входами блока формирования тшжнего порога, первым Н вторым выходами которого являются соответственно выход перемножителя И выход регистра, при этом второй яход перемножителя является опорным входом блока формирования нижнего порога,

4, Фильтр non.l, отличаю- пЦ и и с я тем, что блок выбора максимального числа содержит шесть 1 лючей и три компаратора, при зтом Первый и второй выходы первого ком- rtapaTopa соединены с первым входом

0 5

0

5

0 35 0 45 0

55

первого ключа, второй вход которого соединен с первым входом первого компаратора, третий выход которого соединен с первым входом второго ключа, второй вход которого соединен с вторым входом первого компаратора, выход первого ключа соединен с выходом второго ключа, с первым входом третьего ключа и,с первым входом второго компаратора, второй вход ко- торого соединен с первым входом четвертого ключа, второй вход которого подключен к первому выходу второго компаратора, второй и третий выходы которого подключены к второму входу третьего ключа, выход которого соединен с вькодом четвертого ключа, с первым входом пятого ключа и первым входом третьего компаратора, второй вход которого соединеп с первым входом шестого ключа, второй вход которого соедипен с первнм выходом третьего компаратора, второй и.третий выходы которого соединены с вторым входом пятого ключа, выход которого подклю,чен к выходу шестого ключа и является выходом блока выбора максимального числа, входами котор о- го являются первой и второй входы первого-коьшаратора, второй вход второго компаратора и второй вход третьего компаратора.

5t Фильтр по п, 1 , о т л и ч а 0 - щ и и с я тем, что блок синхронизации содср жит три ключа, три делителя частоты, узел дешифраторов, счетчик импульсов, дешифратор и задающий генератор, первый выход которого соединен с первым входом первого делителя частоты и первым входом второго делителя частоты, второй выход задающего генератора подключен к входу третьего, делителя частоты, первый и второй выходы которого соединены с первым п вторым входами узла дешифраторов,первый, второй и третий выходы которого соединены с первыми входами соответственно первого, второго и третьего ключей, вторые входы которых.подключены соответствен о к третьему, четвертому и пятому выходам третьего дели- теля частоты, шестой выход которого соединен с первым вхоДом счетчика импульсов, выходы которого подключены к входам дешифратора, выход первого ключа соединен с вторым входом счетчика импульсов, второй вход -второго

(Риг. 2

фиг. 3

Фиг. Ц

70

Фиг. 7

Фиг,8

73

Iff

Ti2

;i

75 4

k I

Фиь.6

w

-W -( + S- Sj Ч

W