Устройство для одновременного вычисления двух многочленов Советский патент 1988 года по МПК G06F7/552 

(Л

4;:

со со сд

ОС

Изобретение относится к вычислительной технике. Цель изобретения - повышение быстродействия устройства. Использована восьмеричная знакоразряд- ная система счисления для представления двухрядного кода частичных реэул ь- I татов, /и Устройство содержит (- + 2) вьиислительньк блоков, в каждом из

ffVutnn г ву X

Лг

которых имеются регистр сомножителя 1, регистр част1гчного результата 2, первый 3, второй 4, третий 5 и четвертый 6 триггеры, регистр переносов 7, коммутатор 14, сумматор 17 и блок па- вдти 1 8о Причем информационные входы регистра сомнолсителя 1 и регистра частичного результата 2 первого вычислительного блока являются входа:ми устройства Входы триггеров 3-6 i-ro

1

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении специагш- зированньсс вычислительных систем

Целью изобретения является увеличение быстродействия

На чертеже представлена структурная схема устройствао

Устройство содермсит вычислительные блокИэ включающие регистры 1 сомно лелтелейз регистры 2 частичного результата j-s,триггеры З-б, регистры 7 переносов, регистр 8 результата, ре- .гистр 9 переносов результата;, группы элементов ИСВЛЮЧА 0 ЦЕЕ 10, элементы ИЛИ 11-135 коммутатор 14, группы элементов И 15, группы одноразрядных сумматоров 16;, комбинационные сумматоры 17о Кроме тогОэ устройство со- дерхжт блоки 18 памяти, слгмматор 19 результатов, одноразрядньй сумматор 2

Устройство работает следующим образом

В первом такте в первом вычисли- тельном блоке на входы регистра 1 со множителя подается код нуля, на вход регистра 2 частичного результата - код числа а(о В первом такте на вход первого разряда входа управления по- дается сигнал установки.в ноль триг гера 3, во втором такте на вход второго разряда входа управления и

так далее до ( - + 2)-го такта На

третьем такте на вход регистра 1 со множителя подается X, на вход регистра 2 частичного результата aj Загрузка опера1 1дов одной схемы Горнера продолжается аналогично вплоть до

(2k н- 1)го такта5 когда принимаются

вычислительного блока соединены с выходами блока памяти 18 (i + 1)го вычислительного блока, выходы триггеров 3-6 соединены с управляюгдими входами коммутатора 14, выходы сумматора 17 - с входами блока памяти 18 и с информационными входаг-ш регистра частичного результата 2 и регистра переносов 7 (i + t)-ro вычислительного блока о 1 ЗоП, ф-лы, 1 ил.

0

два последних операнда х и а« о (2k + 3)-м такте на вход, регистра 1 сомножителя необходимо подать код 00 , „. 01, а на вход регистра 2 частичного результата - код куля. Через ( + 2) такта на выходах сумматора 19 результата появляется дополнительный код результата

Загрузка операндов одного многочлена производится по нечетным так-там. По четным тактам производится загрузка операндов другого многочлена Таким образом производится вычисление двух многочленов одновременно

Формула изобретения

1с Устройство для одновременного вычисления двух многочленов, содержащее - + 2) вычислительных блоков

(где п - разрядность кода аргумента) каждый из которых содержит регистр сомножителя, регистр частичного результата, комбинатдаонньй сумматор, с первого по третий триггеры, коммутатор ; все вьиислительные блоки, кроме первого, содержат блок памяти, причем в каждом вычислительном блоке входы синхронизации триггеров с первого по третийJ регистра сомножитапя и регистра частичного результата соединены с тактовым входом устройства, выход регистра сомножителя i-ro вычислительного блока, где i 1, 2,

п.к

,0,5 -5- и, соединен с информаир он- ным входом регистра сомножителя

(i + 1)-го въиислительного блока, отличающееся тем, что, с целью увеличения быстродействия, в него введены регистр результата, регистр переносов результата, сумматор результата, в каждый вычислительный блок введены четвертьй триггер, с первого по третий элементы И, п 4- 7 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, группа одноразрядных сумматоров, группа элементов И,, причем в первый вычислител ньй блок введен одноразрядньм сумматор, в вычислительные блоки с второ15 три разряда в сторону iIIaдшиx разрядов соединены с входами соответствен- Но регистра частичного результата и регистра переносов (i + 1)-го вычислительного блока, старший разряд ре

20 гистра частичного результата (i + 1)-го вьмислительного блока соединен с выходом пятого разряда комбинационного сумматора i-ro вычислительного блока, информационные входы с первого по

го по (- + 2)-и введен регистр пере™

I

носов, причем в каждом вычислительном блоке выходы разрядов регистра сомножителя соединены с первыми входами соответствуюгщх элементов ИСКЛЮЧАЮЩЕЕ ШШ, выход первого триггера соединен с вторь&и входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и с первыми входами . с первого по третий элементов И, вы- 25 четвертьпг триггеры i-ro вычислитель- ходы элементов ИСКЛЮЧАЮЩЕЕ 11ПИ соеди- ного блока соединены с выходамз соот- йены со сдвигом на один разряд в сто- ветственно с первого по четвертый раз рону младш : разрядов с первым инфор- рядов блока памяти (i + 1)-го вычис- мационным входом коммутатора и со лительного блока, выходы суммы и пе сдвигом на два разряда в сторону млад-зо реносов комбинационного сумматора

/п

( + 2)-го вычислительного блока соших разрядов с вторым информационным входом коммутатора, выкод 1-го элемента ИСКЛЮЧАЮЩЕЕ РШИ (где 1 1, 2, единены с информационньп м входами со- о э о 5 ) J соединен с первым входом ответственно регистра результата и 1-го элемента И группы, выход второ- с регистра переносов результата, тактовые входы регистров результата и переносов результата соединены с тактовым входом устройства, выходы регистра результата и регистра перено- 40 сов результата соединены соответственно с первым и вторым входами сумматора результата, выход которого является выходом устройства, в первом вычислительном блоке выход сум- ра соединен с соответствующим входом 45 матора (п + 5)-го одноразрядного сумматора группы соединен с первым входом одноразрядного сумматора, выход третьего элемента И соединен с вторым входом одноразрядного сумматора.

го триггера соединен с втopы и вхо дами элементов И группы и с вторым входом первого элемента И, выходы третьего и четвертого триггеров соединены соответственно с первым и вторым управляющими входами коммутатора, и с вторыми входами соответственно второго и третьего элементов И, вход установки в О первого триггеуправлення устройства, выкоды элементов И с первого по (п + 6)-и группы соединены с первыми входами соответствующих одноразрядных сумматоров группы, выход (п 7) -го элемента И груп- gg выход суммы одноразрядного сумматора пы соединен с первым входом (п + 7)-го соединен с первым входом (п + 5)-го разряда комбинационного сумматора, разряда комбинационного сумматора, выходы разрядов коммутатора соедине- выход переноса одноразрядного сумма- ны с вторыми входами соответствующих тора соединен с входом переноса одноразрядных сумматоров группы, вы- gg (п+4)-го разряда комбинационного ход первого элемента И соединен с сумматора, выход (п + 7)-го разряда

регистра частичного результата соединен с вторым входом (п + 7)-го разряда комбинационного сумматора, вывходом переноса (п + 7)-го разряда комбинационного сумматора, выход второго элемента И соединен с вторым

580

входом (п + 6)-го разряда комбинационного сумматора, выходы суммы одноразрядных сумматоров гр уттпы, кроме (- (п + 5)-го, соединены с первыми входами соответствующих разрядов комбинационного сумматора, выход переноса р-го одноразрядного сумматора группы, где р 2, 3,.о, п + 6, соединен с вторым входом (р - 1)-го разряда комбинационного сумматора, выход сум10

мы, кроме старшего разряда, и переносов комбинационного сумматора i-го вычислительного блока со сдвигом на

три разряда в сторону iIIaдшиx разрядов соединены с входами соответствен- Но регистра частичного результата и регистра переносов (i + 1)-го вычислительного блока, старший разряд ре

гистра частичного результата (i + 1)-го вьмислительного блока соединен с выходом пятого разряда комбинационного сумматора i-ro вычислительного блока, информационные входы с первого по

четвертьпг триггеры i-ro вычислитель- ного блока соединены с выходамз соот- ветственно с первого по четвертый раз рядов блока памяти (i + 1)-го вычис- лительного блока, выходы суммы и пе реносов комбинационного сумматора

/п

( + 2)-го вычислительного блока соединены с информационньп м входами со- ответственно регистра результата и регистра переносов результата, тактовые входы регистров результата и переносов результата соединены с тактовым входом устройства, выходы регистра результата и регистра перено- сов результата соединены соответственно с первым и вторым входами сумматора результата, выход которого является выходом устройства, в первом вычислительном блоке выход сум- матора (п + 5)-го одноразрядного сумматора группы соединен с первым входом одноразрядного сумматора, выход третьего элемента И соединен с вторым входом одноразрядного сумматора.

ходы (n + 6)го и (n + 5)-го разрядов регистра частичного результата соединены с третьими входами соответственно (п + 6)- то и (п + 5)-го од- норазрядныхг сумматоров группы, в а-м вычислительном блоке (а 2, .,,,

т 2) выход третьего элемента И соединен с третьим входом (п + 5)-го одноразрядного сумматора группы, выход суммы (п + 5)-го одноразрядного сумматора группы соединен с первым входом (п + 5)-го разряда комбинационного сумматора, выходы регистров переносов соединены с соответствующими входами переносов комбинационного сумматора, выходы старших пяти разрядов суммы и вькод

переноса комбинационного сумматора, соединены с адресным входом блока памяти.

2о Устройство по П. 1, о т л и - чающееся тем, что в каждом вычислительном блоке комбинационньй

п + 7 сумматор содержит s-разрядных

S

сумматоров (s 53), причем первый 0 и второй входы и вход переноса комбинационного сумматора являются соответственно первым и вторым входами и входом переноса соответствующего s-разрядного сумматора, выходы суммы 5 и переноса комбинационного сумматора являются соответственно выходами суммы и переноса соответствукяцего s-разрядного сумматора.