Устройство для распределения заданий процессорам Советский патент 1988 года по МПК G06F9/50 

Од

со

со

Изобретение относится к автоматике и вычислительной технике, а именно к приоритетным устройствам для распределения заданий процессорам, и пред- назначено для использования в многопроцессорных и многомашинных вычислительных и управляющих системах.

Цель изобретения - расширение области применения за счет перезапуска невыполненных заданий,

На фиг. 1-3 приведена функциональная схема устройства; на фиг.4-8- временные диаграммы, описывающие отдельные этапы работы устройства.

Устройство содержит первую группу элементов ИЛИ 1, группу счетчиков 2, первую 3 и вторите 4 группы элементов ИЛИ-НЕ, вторую группу элементов И 5, первьш блок 6 памяти, первую группу

if

элементов И 7, первый - четвертый элементы И 8-11, первый элемент ИЛИ 12, группу кодовых входов 13 устройства, группу адресных входов 14 устройства, вход 15 пуска устройстйа, вход 16 начальной установки устройства, элемент 2-2-2И-2ИЛИ-НЕ 17, ад- ресный выход 18 устройства, первый 19 и второй 20 сигнальные выходы устройства, второй блок 21 памяти, пя- тый - восемнадцатый элементы И 23-35, второй - семнадцатый элементы ИЛИ 36-51, тактовый вход 52 устройства, элемент ИЛИ-НЕ 53, первый - третий формирователи 54-56 импульсов, пер- вый - третий шифрйторы 57-59, первый 60 и второй 61 мультиплексоры, первый - четвертый триггеры 62-65,третью седьмую группы элементов И 66-70,, вторую группу элементов ИЛИ 71 схему 72 сравнения, первый - пятый регистры 73-77, первый - шестой счетчики 78- 83, первый - пятый дешифраторы 84-88, группу синхровходов 89 устройства, группу сигнальных BkoAOB 90 устройст- ва, информационный вход 91 устройства первую - шестую группы сигнальных выходов 92-97 устройства, элемент 98 задержки.

Устройство работает следующим об- разом.

Перед началом работы подачей импульса, на вход 16 устройства все элементы памяти устройства переводятся в исходное состояние, Цепи очистки блока- 21 памяти на фиг .1 - 3 не показаны. При этом регистры 73-77, счетчики 78-83 и счетчики 2 группы обнуляются. Триггеры 62-64 устанавливают

с

g

5

0

5 . О s д 45

п

5

ся в нулевое состояние, а триггер 65 устанавливается в единичное состояние Нулевой сигнал на прямом выходе триггера 62 запрещает прохождение на устройство синхроимпульсов с входов 89 устройства. Нулевой сигнал на выходе элемента ИЛИ 29 .запрещает прохождение на устройство сигналов от внешнего таймера. На сигнальных выходах 92 и 93, а также 95-97 установлены нулевые сигналы. На сигнальных выходах 19 и 20, а также на группе сигнальных выходов 94 установлены единичные сигналы. На адресном выходе 18 устройства нулевой сигнал.

Блок 6 памяти содержит информацию о топологии графа, описывающего набор информационно связанных задач. По ад- ресу, соответсвующему номеру (i 1,п-1) некоторой вершины графа, в блок 6 памяти занесено п-разрядноё число, имеющее в соотйет ствующем q-M разряде единицу, если из вершины графа исходит дуга, ведущая в q-ю вершину графа. По нулевому адресу, соответсвующему конечной вершине гра фа, в блок 6 памяти записан нуль.

Далее в счетчики 2 с одноименных (Групп входов 13 заносятся в прямом ; коде коды степени захода соответствующих вершин графа, представляющие количества дуг, входящих в соответствующие вершины графа.

Соответствие вершины грыфа и счет- чика 2 определяются весом вершины, представляющим собой величину максимального П5 ти из данной вершины до конечной вершины графа, описьтающего набор информационно связанных задАч и имеющего в качестве весов дуг длительности решения задач. Первому счетчику 2 (самому верхнему на фиг.1) должна соответствовать вершина графа с наибольигим весом, второму счетчику 2 - вторая: по весу вершина графа и т.д. Последнему счетчику 2 будет соответствовать конечная вершина графа, имеющая нулевой вес. Такое соответствие вершин и счетчиков 2 позволяет минимизировать время решения всего пакета информационно связанных задач, так как из некоторой совокупности запрашиваклцих решения задач (для решения которых имеется вся необходимая информация) первой решается задача, имеющая больший вес.

Далее в счетчик .80 с входа 91 устройства заносится в прямом коде код

счетчика 79 ti заносит в него номер выбранного гп оцессора (используется в качестве адреса ячейки второго блока 21 памяти).

По синхроимпульсу , на выходе элемента Р1 23 формируется импульсньгй сигнал, который поступает на входы элементов И 68 пятой группы и вызыколичества заданий п пакете информационно связанных задач. По завершению каждого задания из счетчика 80 вычитается единица и сигнал равенства нулю на выхйде счетчика свидетельствует о завершении выполнения пакета информационно связанных задач.

Работа устройства начинается с прихоДом сигнала пуска на вход 15 устроило вает вьщачу на сигнальном выходе 96

ства. При этом триггер 62 переводитсягруппы, соответствующем выбранному

в единичное состояние и сигналом вы-процессору, сигнала Принять номер

сокого уровня с прямого выхода разре-задания.

шает поступление на устройство серий Нулевые сигналы на управляющих вхо- синхроимпульсов. Устройство имеет 15дах мультиплексоров 60 и 61 разрешают четыре режима работы: режим вьщачипрохождение на выход сигналов с вхо- номера готового к вьшолнению задания;дов Х2, т.е. на информационный вход режим приема кода завершенного зада-второго блока 21 памяти подается иония; режим опроса готовновсти процес-мер выдаваемого задания, а на его соров; режим обработки ситуации зави- 2оадресный вход подается номер выбран- сания задания,ного процессора, который служит в каРассмотрим первый режим работы уст-честве адреса ячейки. Единичный сигройства. Так как на выходах элементовнал с выхода элемента ИЛИ А6 посту-ИЛИ-НЕ 3 группы, соответствующихпает на входы элемента 2-2-2И-2ИЛИсчетчикам 2, в которых занесен нулевой бНЕ 17 и создает условия для осуществсчетчика 79 ti заносит в него номер выбранного гп оцессора (используется в качестве адреса ячейки второго блока 21 памяти).

По синхроимпульсу , на выходе элемента Р1 23 формируется импульсньгй сигнал, который поступает на входы элементов И 68 пятой группы и вызы

Изобретение относится к автоматике и вычислительной технике, а ( именно к приоритетным устройствам для. распределения заданий процессорам, и предназначено для использования в многопроцессорных и многомашинных вычислительных и управляющих системах. Целью изобретения является расширение области применения устройства за счет перезапуска невьтолненных заданий Устройство для распределения заданий процессорам содержит группу счетчиков; два блока памяти, пять групп элементов И, две группы элементов ИЛИ, восемнадцать элементов И, семнадцать элементов ИЛИ, элемент ШШ-НЕ, схему сравнения, четыре триггера, пять регистров, шесть счетчиков, два мультиплексора, три шифратора, пять дешифраторов, пять элементов задержки, элемент 2-2-2И-2ИЛИ-НЕ, три формирователя импульсов, две группы элементов ИЛИ-НЕ. Устройство обеспечивает слежение за вьтолнением заданий и перезапускает незавершенные задания на тот же процессор, а при повторном зависании программ - на один из свободных процессоров с отключением отказавшего процессора. 8 ил. а (Л

код степени захода, установлены единичные сигналы запросов, то на выходе элемента ИЛИ 12 будет единичный сиг-

нал, который поступает на первые вхо- 2И-2ИЛИ-НЕ 17, производится занесбние ды элементов И 22 и 23. На вторые вхо-зо номера вьщанного задания в ячейку, ды элементов И 22 и 23 приходит еди- соответствующую выбранному процессору ничный сигнал с выхода элемента РШИ

По синхроимпульсу L,J поступающему на вход элемента ИЛИ 36, осуществляется сброс триггера 64. Единичный

.50, который свидетельствует о наличии свободных процессоров. Единичный сигнал с выхода элемента ИЛИ-НЕ разрешает работу дешифратора 87, который формирует сигнал на одном из своих выходов, соответствующем приоритетному процессору из числа свободньк. На выходах дешифратора 88 нулевые уровни сигналов.

По синхроимпульсу (5 на выходе элемента И 22 формируется импульсный сигнал, который поступает на входы

По синхроимпульсу L,J поступающему на вход элемента ИЛИ 36, осуществляется сброс триггера 64. Единичный

Чс сигнал на инверсном выходе триггера 64 инициирует импульсный сигнал на выходе формирователя 56 импульсов, который поступает на входы элементов И 66 и вьгеодит из нулевого состояния

40 счетчик 2, соответствующий запускаемому заданию, поступает на входы элементов И 70 и вызывает выдачу на сигнальном выходе 97 группы, соответствующем выбранному процессору, сигнала

элементов И 67 группы и вызывает вы- 45 Старт, инициирующего вьтолнение выдачу на выбранный процессор сигнала данного задания. Этот же сигнал пос- цриведения в исходное состояние, На тупает на соответствующий вход пораз- адресном выходе,18 устройства при рядной установки регистра 74 и произ- этом установлен номер готового к выпол- водит исключение выбранного процессо- нению задания. Одновременно этот же 50 Р& из числа свободных,

На следующем такте производится выдача следующего готового к выполнению задания и т.д. Выдав все готовые к выполнению задания, устройство пе- 55 реходит в режим опроса готовности

процессоров. Этот режим характеризуется тем, что по синхроимпульсам с помощью регистра 76 производится рос состояний сигнальных входов 90

сигнал поступает на синхровход третьего триггера 64 и переводит его в единичное состояние (режим выдачи номера готового к выполнению задания), поступает на счетный вход первого счетчика 78 и инкрементирует его содержимое (еще одно задание в Системе находится в состоянии вьтолнения) а также поступает на синхровход второго

ления операции Запись,

По синхроимпульсу С , поступаю- .щему на один из входов элемента 2-22И-2ИЛИ-НЕ 17, производится занесбние номера вьщанного задания в ячейку, соответствующую выбранному процессору

По синхроимпульсу L,J поступающему на вход элемента ИЛИ 36, осуществляется сброс триггера 64. Единичный

сигнал на инверсном выходе триггера 64 инициирует импульсный сигнал на выходе формирователя 56 импульсов, который поступает на входы элементов И 66 и вьгеодит из нулевого состояния

счетчик 2, соответствующий запускаемому заданию, поступает на входы элементов И 70 и вызывает выдачу на сигнальном выходе 97 группы, соответствующем выбранному процессору, сигнала

514413996

устройства, на которые от процессоров ньгх выходов устройства в виде коман- поступают потенциальные единичные сиг- ды выбранному процессору Вьщать.код налы завершения заданий. С приходом завершения задания, В ответ на эту первого сигнала завершения задания команду выбранный процессор выстав- устройство переходит в режим приема ляет на адресные входы 14 устройства кода завершенного задания.код завершенного задания.

В режиме приема кода завершенного По синхроимпульсу ZT , поступающе- задания устройство выполняет следую- му на входы элементов И 7, происходит щие действия. По синхроимпульсу Тд вю вьщача на адресный входы блока 6 па- рёгистре 76 запоминается сигнал за- мяти кода решенной задачи, в резуль- вершения задания от процессора, кото- тате чего формируются импульсные сиг- рьА формирует единичный сигнал на вы- налы на тех выходах блока 6 памяти, ходе элемента ИЛИ 44, поступающий че- которые соответствуют задачам, непорез элемент И 30 на информационный 15 средственно информационно связанным вход триггера 63. Приоритетньй шифра- с решенной задачей, и происходит из- тор 58 формирует номер приоритетного менение на единицу кодов степени за- процессора из числа вьщавших сигналы хода этих задач (при этом могут сфор- завершения задания.мироваться запросы на решения некотоПо синхроимпульсу t триггер 63 20 рых из этих задач, если станут нуле- переводится в единичное состояние выми их коды степени захода), (режим приема кода завершенного зада- По синхроимпульсу с. дешифратор ния). Единичньй сигнал с прямого вы- 84 формирует второй сигнал на соот- хода триггера 63 через элемент ИЛИ 46 ветствующий выход 92 группы, по кото- поступает на входы элемента 2-2-2И- 25 рому выбранный процессор сйинает сиг- 2ИЛИ-НЕ 17 и создает условия для осу- нал завершения задания и код завер- ществления операции Запись, посту- шенного задания .с входов 90 и 14 уст пает на вторые входы элементов И 7 и ройства.

создает условия для прохождения кода По синхроимпульсу о осуществляется завершенного задания с адресных вхо- зо сброс триггера 63 (выход из режима дов 14 устройства на блок 6 памяти, приема кода завершенного задания) и поступает на управляющие входы муль- обновление в регистре 76 информации типлексоров 60 и 61 и разрешает про- о процессорах, завершивших выполне- хождение на их выходы сигналов с вхо- ние заданий. Следующий режим работы дов Х1, поступает на вход элемента 5 устройства определяется наличием го- И 28 и создает условия для прохожде- товых к выполнению заданий и наличием ния синхроимпульса . Одновременно процессоров, завершивших выполнение этот же сигнал инициирует вьфаботку заданий, причем приоритет принадлежит формирователем 54 импульсов импульс- режиму вьщачи заданий на выполнение, ного сигнала, который поступает на о На фиг. 4 приведены временные диа- -. вычитающий вход счетчика 80 и произ- граммы, иллюстрирующие процесс приема водит отметку о выполнении его одного кода (n-l)-ro завершенного задания задания, поступает через элемент ИЛИ от f-ro процессора и запуск п-го за- 48 на вычитающий вход счетчика 78 и дания на 5-м процессоре, произволит учет количества заданий, g Работа устройства продолжается до находящихся на выполнении в системе, тех пор, пока не будет решена послед- поступает через элемент ИЛИ 43 на няя задача, соответствукидая конечной вход сброса счетчика 82 и завершает вершине графа, после чего на сигналь- контроль длительности выполнения за- ном выходе счетчика 80 устанавливает- даний, а также сигнал через элемент ся нулевой сигнал, который проходит ИЛИ 47 поступает на управлякиций вход через элемент И 32 на информационный дешифратора 84, Последний на выходе, вход триггера 62, а также поступает соответствующем выбранному процессору, на сигнальный выход 19 устройства и форми рует импульсный сигнал, который свидетельствует об окончании решения поступает на соответствующий вход по- gg пакета задач. Очередной тактовый им- разрядного сброса регистра 74 и про- пульс Г, поступает на синхровход изводит отметку об освобождении про- триггера 62 и переводит его в нулевое цессора, а также поступает, на соот- состояние (состояние останова устрой- ветствующий выход 92 группы сигналь- ства). Нулевой сиг нал с прямого выхо-.

7ид 13998

да триггера 62 поступает па вторые танавливается адрес нулевой ячейки, ,входы элементов И 8-11 и запрещает соответствующей нулевому процессору), поступление cинxpoи myльcoв на уст- поступает через элемент ИЛИ 40 на ройство. вход сброса регистра 76 и очищает

Рассмотрим режим поиска зависшего его (устраняются условия для перехода задания, в который устройство перехо- устройства в режим приема кода завер- дит при нарушении длительности времен- шенного задания до завершения всех ного интервала, отведенного для вы- действий по перезапуску задания), полнения самого длинного задания из ю поступает на счетный вход счетчика 83 пакета и контролируемого счетчика 82. и инициирует регистрацию количества

При наличии зависаний задач в сие- повторных запусков на процессор, не теме счетчик 78 имеет ненулевое зна- завершивший выполнение задания., Нуле- чение в результате чего формируется вой сигнал, поступающий на управляю- единичный сигнал на выходе элемента 15 щий вход мультиплексора 61, разреша- ИЛИ 49, разрешающий прохождение так- ет прохождение на его выход сигналов товых сигналов на счетный вход счет- с входа Х2. Таким образом, на адрес- чика 82. Нарушение временного интер- ный вход блока 21 памяти поступает вала (отсутствие сигнала сброса по содержимое счетчика 78, который фор- окончаний очередного .задания) ведет 20 мирует последовательные адреса ячеек к формированию нулевого сигнала пере- блока 21 памяти по синхроимпульсам носа на сигнальном выходе счетчика « .

82, который поступает на информацион- по следующим синхроимпульсам ный вход триггера 65. Очередной так-S в регистре 73 осуществляется переза- товый импульс Т, поступает на синхро- 25 поминание содержимого ячеек блока 21 вход триггера 65 и переводит его в памяти. В ячейке памяти, соответству- нулевое состояние (режим обработки ющей п)оцессору, не завершившему за- ситуации зависания задания). Нулевой дание, будет записан номер этого за- сигнал с прямого выхода триггера 65 дания, а в остальных ячейках - нуле- поступает на вход элемента И 26 и зап-зо вой код. При обнаружении ячейки с решает прохождение синхроимпульсов ненулевым содержанием на выходе схемы , на синхровход триггера 64, посту- 72 сравнения формируется единичный пает на вход элемента И 24 и запре- сигнал, который поступает через эле- щает опрос по синхроимпульсам ли- мент ШШ 45 на управлякидий вход муль- ний готовности процессоров. Единичный 5 типлексора 60 и разрешает прохожде- сигнал с инверсного выхода триггера ние на его выход сигналов с входа 65 поступает на вход элемента И 25 и , XI ,, поступает на вход элемента И 29 и разрешает формирование счетной серии создает условия для прохождения син- на счетчик 79, поступает на вход эле- хроимпульса , поступает на вход мента И 27 и разрешает работу регист- до элемента 2-2-2И-2ИЛИ-НЕ 17 и создает ра 73, поступает на вход элемента И условия для осуществления: по синхро- 29 и разрешает выдачу сигналов с вы- импульсу операции Запись. Таким хода схемы 72 сравнения, поступает образом, на информационный вход блока на вход элемента 2-2-2И-2ИЛИ-НЕ 17 и 21 памяти подается нулевой код. создает режим Запись, чтение, для По синхроимпульсу €j йа выходе эле- блока 21 памяти. Этот же единичный мента И 29 формируется импульсный сиг-, сигнал инициирует выдачу формировате- нал, который поступает через элемент лем 55 импульсов импульсного сигнала, ИЛИ 51 на синхровход триггера 65 и который поступает через элемент ИЛИ устанавливает его в единичное состоя- 43 на вход сброса счетчика 82 и очи- gQ ние (выход из режима обработки ситуа- щает его (на выходе переноса появля- ции зависания), поступает через от- ется единичный сигнал), поступает крытый единичным сигналом с выхода через элемент ШШ 48 на вычитающий счетчика 83 элемент И 34 на синхро- вход счетчика 78 и декрементирует его вход регистра 77 и заносит в него но- содержимое (если зависло не одно за- мер найденного процессора, не завер- дание, то сигналы с входа 52 продол- шившего выполнение задачи, поступает жают поступать на устройство)j посту-. на управляющий вход дешифратора 85 пает через элемент ИЛИ 42 на вход и формирует на его выходе сигнал пе- сброса счетчика 79 и очищает его (ус- резапуска найденного зависшего задасчетчика 2 группы), По этому же синхроимпульсу ячейка блока 21 памяти соответствуюпщя зависшему процессору, обнуляется Нулевой сигнал с выхода элемента ИЛИ-НЕ 52 запрещает работу дешифратора 87 и счетчика 79, в результате чего для выполнения задания выбирается именно тот процессор, на котором произошло зависание задания. Единичный сигнал с прямого выхода триггера 65 разрешает опрос линий го10 дительность системы не менее требуемой. При большем числе неисправных процессоров на выходе переноса счетчика 81 формируется нулевой сигнал, который через элемент И 32 поступает

товности процессоров. Обнуление счетчика 2 группы, соответствующего завис- б на информационный вход триггера 62, шему заданию, приводит к появлению а также на сигнальный выход 20 уст- рдиничного сигнала на выходе элемента ИЛИ 12, в результате чего создают ся предпосылки для перехода устройства в режим вьщачи номера, готово- 20 и переводит его в нулевое состояние го к выполнению задания. Запуск за- (состояние останова устройства). Нуройства и свидетельствует об аварии системы. Очередной синхроимпульс , поступает на синхровход триггера 62

Дания производится аналогично описанному.

В случае, если повторный запуск задания на ранее зависший процессор (количество перезапусков определяется глубиной счета счетчика 83) не привел к нормальному завершению задания, выполняется следующая последовательность действий. Аналогично описанному 30 один из свободных процессоров Единичпроизводится поиск зависшего задания и процессора, обнуляется соответствующая ячейка памяти блока 21, осуществляется выход из режима обработки ситуации зависания (перевод триггера 65 в единичное состояние), но в отличии от описанной ситуации нулевой сигнал переполнения с выхода счетчика 83 запрещает прохождение

ный сигнал с выхода элемента ИЛИ-НЕ 53 разрешает прохождение единичного сигнала с выхода элемейта И 22 (сформированного по синхроимпульсу с-о

)

35

через элемент И 35 на синхровход счетчика 79, а также разрешает работу дешифратора 87. Таким образом, производится перезапуск задания на приоритетном процессоре из числа свободных, импульсного сигнала с выхода элемента 40 Выдача номера задания осуществляется И 29 на синхровход регистра 77 и раз- аналогично описанному, решает его прохождение через элемент На фиг. 5 и 6 приведены временные И 33. Импульсный сигнал с выхода эле-i диаграммы, описывающие процесс перемента И 33 поступает на счетный вход запуска п-го задания зависшего на вто- счетчика 81, регистрирующего количе- 45 Р°. процессоре на К-м такте.

На фиг. 7 и 8 приведены временные

ство неработоспособных процессоров системы, и инкрементирует его. Этот же сигнал поступает на управляющий вход дешифратора 86 и формирует на

диаграммы, описьюающие отключения второго процессора и перезапуск п-го задания на первый процессор. Решение

его выходе (соответствующем сбойному gg о неисправнос ти второго процессора процессору) импульсный сигнал, который поступает на одноименный сигнальный вьгход 93 группы и отключает процессор, а также поступает на одноименный вход поразрядного установа ре- gg Устройство для распределения зада- гистра 75 и делает отметку об исклю- ний процессорам, содержащее группу чении процессора из конфигурации системы. Сигналы с инверсных эыходов

принимается на К-м такте. Формула изобретения

счетчиков, блок памяти, группу элементов ИЛИ, две группы элементов ШШ- НЕ, четьфе элемента И, элемент ИЛИ,

разрядов регистра 75 с помощью эление к отключенным процессорам, а также поступают на группу выходов 94

устройства и инициируют в унитарном коде номера неисправных процессоров. Глубина счета счетчика 81 определяется максимальным числом неисправных процессоров, при котором производительность системы не менее требуемой. При большем числе неисправных процессоров на выходе переноса счетчика 81 формируется нулевой сигнал, который через элемент И 32 поступает

на информационный вход триггера 62, а также на сигнальный выход 20 уст- и переводит его в нулевое состояние (состояние останова устройства). Нуна информационный вход триггера 62, а также на сигнальный выход 20 уст- и переводит его в нулевое состояние (состояние останова устройства). Нуройства и свидетельствует об аварии системы. Очередной синхроимпульс , поступает на синхровход триггера 62

левой сигнал с прямого выхода триггера 62 поступает на вторые входы эле- ; ентов И 8-11 и запрещает прохождение 25 на устройство синхроимпульсов о - Cj. Если с отключением сбойного процессора производительность системы не стала ниже требуемой, то производится перезапуск зависшего задания на

ный сигнал с выхода элемента ИЛИ-НЕ 53 разрешает прохождение единичного сигнала с выхода элемейта И 22 (сформированного по синхроимпульсу с-о

)

диаграммы, описьюающие отключения второго процессора и перезапуск п-го задания на первый процессор. Решение

о неисправнос ти второго процессора Устройство для распределения зада- ний процессорам, содержащее группу

принимается на К-м такте. Формула изобретения

о неисправнос ти второго процессора Устройство для распределения зада ний процессорам, содержащее группу

счетчиков, блок памяти, группу элео неисправнос ти второго процессора Устройство для распределения зада- ний процессорам, содержащее группу

ментов ИЛИ, две группы элементов ШШ- НЕ, четьфе элемента И, элемент ИЛИ,

причем каждый вход группы адресных входов устройства соединен с первым входом одноименного элемента И первой группы, выход которого соединен с одноименным адресным входом блока памяти, группа кодовых входов устройства соединена с информационными входами и синхровходами одноименных счетчиков группы, выходы которых соединены с входами одноименных элементов ИЛИ-НЕ первой группы, выход М-го элемента ИЛИ-НЕ первой группы (,N, N -число кодовых входов устройства) соединен с первым входом М-го элемента И второй группы и с (М-1)-м входом элемента ИЛИ, выход каждого элемента ИЛИ-НЕ первой группы с первого по К-й (где К - целая часть числа 0,5п) соединен

с соответствующим входом одноименного 2о динен с единичньм входом первого

25

30

35

И последующих элементов ИЛИ-НЕ второй группы до К-го включительно, выход каждого элемента ИЛИ-НЕ первой группы с (К+1)-го по (п-1)-й соединен с соответствующим входом одноименного и

последующих элементов ИЛИ-НЕ второй группы до (п-1)-го.включительно, выход каждого элемента ИЛИ-НЕ второй группы соединен с вторым входом одноименного элемента И второй группы, отличающееся тем,что, е целью расширения области за счет перезапуска невыполненных заданий и перезапуска их на один из свободных процессоров системы, оно дополнительно содержит второй блок памяти, группы элементов И с первой по пятую, вторую группу элементов ИЛИ, элементы И с пятого по восемнадцатый, элементы ИЛИ с второго по семнадцатый, элемент ИЛИ-НЕ, схему сравнения, триггеры с первого по четвертый, регистры с первого по пятый, счетчики с первого по шестой, первый и второй мультиплексоры, шифраторы с первого по пятый, дешифраторы с первого по пятый, элемент задержки, элемент 2-2-2И-2ИПИ-НЕ, формирователи импульсов с первого по третий, причем каждый выход первого блока памяти соединен с вычитающим входом одноименного счетчика группы, выход каждого элемента ИЛИ-НЕ первой группы с первого по К-и соединен с соответсвующим входом (К+1)-го и последующих элемен- 55

тов ИЛИ-НЕ второй группы до (n-l)-ro элемента включительно,, эыход nepBoi o элемента ИПИ-НЕ первой группы соединен с первым входом первого элемента

триггера, прямой выход которого с динен с вторыми входами элементов с первого по четвертый, выход пер го элемента И соединен с вторым в дом элемента К, с первым входом с мого элемента И, а также с первым входами второго и третьего элемен тов ИЛИ, выход второго элемента И соединен с вторым входом шестого мента И, с первыми входами восьмо и девятого элементов И, а также с синхровходами первого и второго т геров, выход третьего элемента И динен с первым входом десятого эл мента И, с первым входом элемента 2-2-2И-2ИЛИ-НЕ, а также с вторыми входами элементов И первой грзтпы выход четвертого элемента И соеди ,с первыми входами одиннадцатого и 40 двенадцатого элементов И, с вторым входом элемента 2-2-2И-2ИЛИ-НЕ, а также с первым входом четвертого э мента ИЛИ, выход пятого элемента И соединен с первыми входами элемент 45 И четвертой группы, с первым входо тринадцатого элемента И, а также с счетным входом первого счетчика, в ход шестого элемента И соединен с первыми входами элементов И пятой группы, информационный вход третье триггера соединен с шиной логическ единицы устройства, выход первого мультиплексора соединен с информац онным входом второго блока памяти, выход которого соединен с информац онным входом первого регистра, вхо сброса устройства соединен с нулев входом первого триггера, с первыми входами элементов ИЛИ первой гтрупп

50

Q

139912

И третьей группы и с первым входом первого шифратора, выход каждого i-ro элемента И второй группы (, n-l) соединен с первым входом (i+1)-ro элемента И третьей группы, а также с (i+1)-M входом первого шифратора, выход первого шифратора является адресным выходом устройства и соединен с первым информационным входом первого мультиплексора, второй информационный вход которого соединен с шиной логического нуля устройства, каждьй вход группы синхровходов устройства соединен с первым входом первого четвертого элементов И соответственно, выход первого элемента ИЛИ соединен с первыми входами пятого и шестого элементов И, вход пуска устройства сое15

5

0

5

5

триггера, прямой выход которого соединен с вторыми входами элементов И с первого по четвертый, выход первого элемента И соединен с вторым входом элемента К, с первым входом седьмого элемента И, а также с первыми входами второго и третьего элементов ИЛИ, выход второго элемента И соединен с вторым входом шестого элемента И, с первыми входами восьмого и девятого элементов И, а также с синхровходами первого и второго триггеров, выход третьего элемента И соединен с первым входом десятого элемента И, с первым входом элемента 2-2-2И-2ИЛИ-НЕ, а также с вторыми входами элементов И первой грзтпы, выход четвертого элемента И соединен ,с первыми входами одиннадцатого и 0 двенадцатого элементов И, с вторым входом элемента 2-2-2И-2ИЛИ-НЕ, а также с первым входом четвертого элемента ИЛИ, выход пятого элемента И соединен с первыми входами элементов 5 И четвертой группы, с первым входом тринадцатого элемента И, а также со счетным входом первого счетчика, выход шестого элемента И соединен с первыми входами элементов И пятой группы, информационный вход третьего триггера соединен с шиной логической единицы устройства, выход первого мультиплексора соединен с информационным входом второго блока памяти, выход которого соединен с информационным входом первого регистра, вход сброса устройства соединен с нулевым входом первого триггера, с первыми входами элементов ИЛИ первой гтруппы,

0

13

с входами сброса первого, третьего и четвертого счетчиков, второго и третьего регистров, с единичным входом четвертого триггера, а также с вторыми входами элементов ИЛИ с второго по четвертый и первыми входами элементов ИЛИ с пятого по девятый, группа сигнальных входов устройства соединена с информационным входом четвертого регистра, выход которого соединен с входом второго шифратора, выходы которого соединены с входами деся- того элемента ШШ, с информационными входами первого дешифратора, а также с первым информационным входом второго мультиплексора, выход второго элемента ИЛИ соединен с входом сброса первого регистра, выход которого соединен а информационным входом второго дешифратора, а также с первым входом схемы сравнения, второй вход которой соединен с шиной логического нуля устройства, выход третьего элемента ИЛИ соединен с нулевым входом второго триггера, прямой выход которого соединен с вторым входом одиннадцатого элемента И, с третьими входами элементов И первой группы, с первыми входами одиннадцатого и двенадцатого элементов ИЛИ, с управляю щим входом второго мультиплексора, а также через- первый формирователь импульсов с первыми йходами тринадцатого и четырнадцатого элементов ИЛИ, с вторыми входами седьмого и девято - го элементов ИЛИ, с вычитающим входом третьего счетчика, выход Неравно схемы сравнения соединен с вторым входом двенадцатого элемента И, с третьим входом элемента 2-2-2И-2ИЛИ- НЕ, с вторьм входом одиннадцатого элемента ИЛИ, выход пятого элемента ШШ соединен с входом сброса пятого |регистра, выходы первого счетчика соединены с входами пятнадцатого элемента ШШ, /тактовый вход устройства соединен с первым входом четырнадцатого элемента И, выход которого сое- динен со счетным входом пятого счет14

соединен с информационным .входом четвертого триггера,, прямой выход которого соединен с вторьми входами седьмого и девятого элементов И, инверс- ньй выход четвертого триггера соединен с вторыми входами восьмого и десятого элементов И, с третьим входом двенадцатого элемента И, с четвертым

10

20

, 15 , с .

4139914

входом элемента 2-2-2И-2ИЛИ-НЁ, а также второй формирователь импульсов с вторыми входами шестого, восьмого и четырнадцатого элементов ИЛИ, со счетным входом шестого счетчика, с третьим входом девятого элемента ИЛИ, выходы первого дешифратор являются первой группой сигнальных выходов . устройства и соединены с одноименными входами поразрядного сброса второго регистра, инверсные выходы которого соединены с первыми входами одноименных элементов И шестой группы, выходы второго дешифратора соединены с вторыми входами одноимённых элементов ИЛИ первой группы, выходы которых соединены с входами сброса одноимен- ных счетчиков группы, выход ш.естого элемента ИЛИ соединены о входом сброса четвертого регистра, выход седьмого элемента ИЛИ соединен с входом сброса шестого счетчика , выход восьмого элемента ИЛИ соединен с входом

25 сброса второго счетчика, вь1ход вто- рого счетчика соединен,с информационными входами пятого регистра и третьего дешифратора, а также с вторым информациойным входом второго муль30 типлексора, выход которого соединен с адресньм входом второго блока па- мяти, выходы третьего дешифратора являются второй группой сигнальных выходов устройства и соединены с ноименнь&т входами поразрядной установки третьего регистра, инверсные выходы которого являются третьей группой сигнальных выходов устройства и соединены с вторыми входами одно40 именных элементов И шестой группы, выходы элементов И шестой группы соединены с одноименными входами тре-Н тьего шифратора, выходы которых сое- дин.е;ны с одновременными информацион45 ными входами четвертого дешифратора и шестнадцатого элемента ШШ, а также с информационным входом второго счетчика, выход седьмого элемента И соединен с синхровходом четвертого, регистра, выход восьмого элем«гнта И соединен со счетным входом второго счетчика, выход девятого элемента И соединен с первым входом семнадцатого элемента ШШ, выход десятого элемента И соеднйен с синхровходом первого регистра, выход одиннадцатого элемента И соединен с вторым входом тринадцатого элемента ИЛИ, выход девятого элемента ШШ соединен с входом сбро50

55,

са пятого счетчика, выход десятого элемента ИЛИ соединен с первым входо пятнадцатого элемента И, выход одиннадцатого элемента ИЛИ соединен с уп равлякицим входом первого мультиплексора, прямой выход третьего триггера соединен с вторым входом двенадцатог элемента ИДИ, инверсный выход третьего триггера соединен с вторым входом пятнадцатого элемента И, а также через третий формирователь импульсов с вторыми входами элементов И третьей группы, с первыми входами элементов И седьмой группы и через элемент задержки с вторым входом пятого элемента ИЛИ, выход двенадцатого элемента ИЛИ соединен с пятым и шестым входами элемента 2-2-2И-2Ш1И-НЕ, первый и второй выходы которого соединены с управляющими входами второго блока памяти, выход тринадцатого элемента ШШ соединен со стробирующим входом первого дешифратора, выход четьфнад- цатого элемента ИЛИ соединен с вычитающим входом первого счетчика, выход пятнадцатого элемента ИЛИ соединен с вторым входом четырнадцатого элемента И, выход шестнадцатого элемента ИЛИ соединен с третьими входами пятого и шестого элементов И, информа- ционньй вход устройства соединен с информационным и синхровходом третьего счетчика, выход переноса Которого является первым сигнальным выходом устройства и соединен с первым входом шестнадцатого элемента И, вы- ход переноса четвертого счетчика является вторым сигнальным выходом устройства и соединен с вторым входом шестнадцатого элемента И, выход переноса шестого счетчика соединен с первыми входами семнадцатого и восемнадцатого элементов И, выход двенадцатого элемента И соединен со стробирующим входом второго дешифратора, 5 с вторыми входами семнадцатого и восемнадцатого элементов И, а также с вторым входом семнадцатого элемента ИЛИ, выход которого соединен с синхровходом четвертого триггера, выход 0 тринадцатого элемента И соединен с синхровходом второго счетчика, выход пятнадцатого элемента И соединен с информационным входом второго триггера, выход шестнадцатого элемента И 5 соединен с информационным входом пер вого триггера, выход семнадцатого .элемента И соединен со стробирующим входом третьего дешифратора, а также со счетным входом четвертого счетчи- 0 ка, выход восемнадцатого элемента И соединен с синхровходом пятого регистра, выходы которого соединены с одноименными входами элемента ИЛИ-НЕ и пятого депшфратора, выход элемента 5 ИЛИ-НЕ соединен с вторым входом тринадцатого элемента И, и. также со стробирующим входом четвертого депшфратора, выходы которого соединены с первыми входами одноименных элемен- 0 тов ИЛИ второй группы, выходы пятого дешифратора соединены с вторыми входами одноименных элементов ШШ второй группы, выходы которых соединены с вторыми входами соответствующих 5 элементов И четвертой, пятой и седьмой групп, группы выходов которых являются с четвертой по шестую груп- пами сигнальных выходов устройства соответственно, выходы элементов И 0 седьмой группы соединены с соответствующими входами поразрядной установки второго регистра.

W

M. ЯТMSSOii

a

-83

-Й

;8ff ea ю

Ш

tfutJ

к K-f-iI A-fJ

Zr/ Тг f3 r Г,r, -Z Г/ - -n П П

n

f O f ч ( S -ff b-r t-i

n n n n n n rf

-TL

-FL

о X ЗГ

X

g-y

rn.

ГЛУ /7-У Xf АГ g

JC g

п

«г, у

,tlfKflnim- nf

-FL

g-y

JC g

п

«г, у

К ,

Lf Ъ Т f 2 2 г { rf П П П П Л П П

хх

X

X

X

czj-n

Фие. f

, . I f-

7 fj -r -Г, Гг Г} tf С, Га А

а..п:. . л П Н rf

111И1 111- . ЖЧШ .. .IH.IM,.. ....Д||,.,. Р|,|| .„I „..If,

ff

А ПX

п

о ;х/т

П

П X ;С

Л

5J

Фие.б

czj-n

Л