Устройство для регулирования скорости электродвигателя Советский патент 1988 года по МПК G05B11/01 

Изобретение относится к системам автоматического регулирования и может быть использовано для стабилизации скорости вращения электродвигателей постоянного тока.

Целью .изобретения является поньше- кие быстродействия и точности устройства .

На чертеже приведена схема стабилизатора скорости электродвигателя.

Устройство содержит генератор 1 задающей частоты, первый счетчик 2, первый регистр 3, второй регистр 4,

10

ход 17 компаратора 10 находится в состоянии с низким потенциалом. Низкие потенциалы на входах второго логического элемента ИЛИ-НЕ 1 2 устанавливают на его выходе высокий потенциал, который переводит ключ 13,во включенное состояние. При этом электродвигатель 14 оказывается подключенным к цепи питания.

При разгоне электродвигателя 14 импульсный датчик скорости 15 начинает вьфабатывать последовательность импульсов. Разгон электродвигателя

первый сумматор 5, второй сумматор 6,15 продолжается до момента, пока часто

ход 17 компаратора 10 находится в состоянии с низким потенциалом. Низкие потенциалы на входах второго логического элемента ИЛИ-НЕ 1 2 устанавливают на его выходе высокий потенциал, который переводит ключ 13,во включенное состояние. При этом электродвигатель 14 оказывается подключенным к цепи питания.

При разгоне электродвигателя 14 импульсный датчик скорости 15 начинает вьфабатывать последовательность импульсов. Разгон электродвигателя

Изобретение относится к систе- ;мам автоматического регулирования и может быть использовано для стабилизации скорости вращения электродвигателей постоянного тока. Целью изобретения является повышение быстродействия и точности устройства,. Устройство содержит генератор 1 задающей частоты, счетчики 2.8, регистры 3,4, сумматоры 5, 6, генератор 7 тактовой частоты, компаратор кодов 9, частотно-фазовый компаратор 10, логические элементы ИПИ-НЕ 11,12, ключ 3, электродвигатель 14, импульсный датчик скорости 15 Второй регистр 4 и сумматоры 5 и 6 образуют пропорнио- нальнодифференцирующее звено, позволяющее получать корректирующий сигнал в цифровой форме, их связи с компаратором кодов 9 осуществляют контроль и блокировку работы фазовог о канала при переполнении кода второго сумматора 6, например при резком из- мен ении нагрузки, 1 ил. (О

генератор 7 тактовой частоты, второй счетчик 8, компаратор кодов 9, частотно-фйзовый компаратор 10, элементы ИЛИ-НЕ 11, 12, ключ 13, электродвигатель 14, импульсный датчик скорости 5, первый 16 и второй 17 выходы частотно-фазового компарато- ра 10,

Устройство работает следующим образом.

Частотно-фазовый компаратор 10 имеет три режима работы: фазовый режим, когда fpn foe , при этом выходы 16 и 17 имеют низкое выходное напряжение, и два частотных. Первый частотный режим - когда частота ос Р этом выход 16 принимает высокое выходное напряжение. Второй частотный режим - когда при этом выход 17 принимает высокое выходное напряжение. При подаче питающего напряжения,первоначально компаратор 10 произвольно устанавливается в одно из трех названных состояний. Во всех случаях с выхода старшего разряда первого счетчика 2 на вход, компаратора 10 начинает поступать частота f , которая формируется первым счетчиком 2 путем деления на 2 частоты, поступающей с генератора 1 задающей частоты. Опорная частота переводит компаратор 10 в первый частотный режим, поскольку в начальный момент напряжение на электродвигателе 14 отсутствует, двигатель не вращается, и с импульсного датчика скорости 15 частота fgg не поступает, т.е. выполняется неравенство fp ъ fд. При этом на выходе Г6 компаратора 10 устанавливается високий потенциал, который устанавливает выход первого логического элемента ИПИ-НЕ 11 в состояние с низким потенциалом. При fо foe вы0

0

та с импульсного датчика скорости 15 не станет равной опорной, т.е.

f -г on ос

При этом компаратор 10 перейдет в режим фазового сравнения, на его выходах 16 и 17 устанавливаются низкие потенциалы, и элементы 1I и 12 пропускают на управляющий вход ключа 13 импульсную последовательность с 5 выхода компаратора кодов 9.

Фазовый канал )работает следующим образом.

С выхода счетчика 2 на входы регистра 3 поступают циклически изменяющиеся .коды, В момент прихода так- | тирующего импульса с датчика 15 логические уровни с выходов счетчика 2 записываются в регистр 3. В реЬист- ре 3 в виде двоичного кода записывается информация о текуием значении разности фаз частот f и fgj, . При поступлении очередного импульса с датчика 15 эта-информация записывается в регистр 4, а в регистр 3 при этом записывается значение разности фаз на момент прихода очередного импульса с датчика 15. Сумматор 5 осуществляет сложение кодов с выходов регистра 3 и с инверсных выходов 5 регистра 4, что эквивалентно вычитанию кодов. Полученный на выходе сумматора 5 разностШ)1й код характеризует изменение разности фаз за время между поступления1-1и двух импульсов с датчика 15 и является производной от разности фаз. Код с выхода сумматора 5 складывается в сумматоре 6 с кодом регистра 3, Подключение выходов сумматора 5 к входам сумматора fi может осуществляться, соответственно, первый разряд к первому разряду и, т,д,, а также со сдвигом, т.е, первый разряд сумматора 5 ко входу второго разряда сумматора 6 и всех ос5

0

0

5

тальных соответственно или первого разряда сумматора 5 ко входу третьего разряда сумматора 6 и всех остальных соответственно и т.д. Такое подключение эквивалентно умножению исходного кода сумматора 5, я следовательно, величины производной на коэффициенты 2°, 2, 2 и т.д.

Это позволяет дискретно изменять соотношение дифференциальной и пропорциональной частей выходного воздействия системы.

Компаратор кодов 9 сравнивает значение кода на выходе сумматора 6с циклически изменяющимся кодом на выходе счетчика 8. На .выходе компаратора кодов 9 получаются импульсы с частотой циклирования и длительностью, -пропорциональной значению кода на выходе сумматора 6. Для блокировки работы компаратора кодов 9 при переполнении сумматоров 5 или 6 старший разряд сумматора 5 и выход переноса сумматора 6 подключены к входам старших разрядов компаратора кодов 9. Такое подключение выполняет функцию контроля переполнения, автоматически блокируя работу компаратора кодов 9 с учетом знака перепол- нения. ,-

Формула изобретения

Устройство для регулирования скорости электродвигателя, содержащее генератор задающей частоты, выход которого соединен со счетным входом первого счетчика, группа разрядных выходов которого подключена соответственно к группе разрядных информационных входов первого регистра, тактовый вход которого подключен к выходу импульсного датчика спсорости и к первому входу частотно-фазового компаратора, второй вход которого соединен с выходом старшего разряда первого счетчика, первый выход неравенства частотно-фазового компара

5 0 5 0

5

0

5

тора подключен к первому входу первого элемента ИЛИ-НЕ, второй вход которого соединен с выходом компаратора кодов, группа опорных разрядных входов которого соединена соответственно с группой разрядных выходов второго счетчика, подключенного счетным входом к выходу генератора тактовой частоты, выход первого элемента ИЛИ-НЕ соединен с первым входом второго элемента ИПИ-НЕ,второй вход которого подключен к второму выходу неравенства частотно-фазового компаратора, выход второго элемента ИЛИ-НЕ подключен к управляющему входу ключа, включенного в цепь питания электродвигателя, выход которого механически соединен с импульсным датчиком скорости, отдич яю- щ е е с я тем, что, с целью повьппе- ния быстродействия и точности устрой.ства, в него введены второй регистр, первый и второй сумматоры, группа разрядных выходов второго сумматора подключена соответственно к группе информационных разрядных входов компаратора кодов, старший разряд опорного входа которого соединен с выходом переноса второго сумматора, первая группа разрядных входов которого подключена соответственна к группе разрядных выходов первого регистра,

.к первой группе разрядных входов первого сумматора и к группе разрядных входов второго регистра, тактовый вход которого соединен с тактовым входом первого регистра, группа инверсных разрядных выходов второго регистра соединена соответственно с второй группой разрядных входов первого сумматора, группа разрядных выходов которого соединена с второй группой разрядных входов второго сумматора, выход старшего разряда первого сумматора соединен со старшим разрядом информационного входа компаратора кодов.