Устройство для сопряжения группы операционных блоков с общей памятью Советский патент 1988 года по МПК G06F13/00 

Ч

СО

Изобретение относится к области вычислительной техники, в частности к устройствам сопряжения специализированных операционных блоков, входящих в состав сложного вычислительного устройства, работающего с одноадресным форматом команды.

Целью изобретения является повышение надежности за счет оперативного перераспределения обмена данными между операционными блоками.

На фиг. 1 приведена блок-схема устройства для сопряжения групп операционных блоков с общей памятью ; на фиг. 2 - схема узла выборки операционного блокад на фиг. 3 - схема селектора обращения; на фиг. 4 - схема коммутатора приема результата; на фиг. 5 - схема узла коммутации второго операнда; на фиг, 6 - схема дешифратора команд; на фиг. 7 - схема блока приоритета.

Устройство содержит (фиг. 1) ре- .гистр 1 команд, дещифратор 2 команд, группу узлов 3 выборки операционного блока, память 4 состояний, коммутатор 5 приема результата, элементы И 6,7, коммутатор 8 адреса результата, селектор 9 обращения, блок 10 приоритета, входы и выходы 11-35 . устройства.

Узел 3 выборки операционного блока содержит (фиг. 2) элемент ИЛИ 36, группу элементов И 37.

Селектор 9 обращенная содержит (фиг. 3) группу элементов 38 сравнения.

Коммутатор 5 приема результата содержит (фиг. 4) группу элементов 39 сравнения, группу узлов 40 коммутации второго операнда. На схеме (фиг. 4) обозначены также выходы 41 элементов 39 сравнения группы.

Узел 40 коммутации второго операнда содержит (фиг. 5) две группы элементов И 42,43, элемент 44 задержки, группу триггеров 45, коммутатор 46.

Дешифратор 2 команд содержит (фиг. 6) группу элементов И 47, элемент ИЛИ 48, группу элементов И 49, дешифратор 50 признаков занесения, элемента И 51,52, буферный регистр 5

Блок 10 приоритета содержит (фиг. 7) элемент ИЛИ 54, группу элементов И 55, группу триггеров 56., элемент ИЛИГ-НЕ 57, коммутатор 58 числа.

0

Устройство работает следующим образом.

Из общей памяти через шину 16 на регистр 1 команд принимается очередная команда с частотой сигнала внешней синхронизации 18, содержащая три поля: ПЗ - признак занесения, КОП - код операции, А - адрес первого one- .

0 ранда, затем команда поступает в дешифратор 2 команд для дальнейшей обработки. В дешифраторе 2 команд вырабатывается разрешение 25 приема команды на основании предварительно5 го анализа состояния операционных блоков в вычислительном устройстве. Предварительный анализ готовности вычислительного устройства к приему текущей команды производится в дешифраторе 2 команд путем просмотра содержимого поля ПЗ регистра 1 команд на дешифраторе 50 признака занесения и в группе элементов И 49. Элементы И 49 вырабатывают сигналы

5 разрешения на прием команды в запрашиваемую текущей командой группу операционных блоков, если есть сигнал готовности от этой группы операционных блоков с шины 28. Сигналы

0 разрешения с выходов элементов И 49 собираются на элементе ИЛИ 48, кото- рьш вырабатывает общий сигнал разрешения 25, при этом сигналы с выходов элементов И 49 по шине 27 поступают На соответствующие управляющие входы узлов 3 выборки операционного блока, эти узлы выбирают затребованную группу операционных блоков. Узлы 3, количество которых -соответствует количеству групп операционных блоков, обеспечивают очередность выбора операционных блоков из группы при наличии от соответствующих операционных блоков группы сигналов готовности, которые передаются через шину 12, и в этих же узлах 3 формируется сигнал готовности группы операционных блоков, если в ней есть хотя бы один свободный операционный блок, эти сигналы от каждого узла 3 связаны с

0 соответствующими входами дешифратора 2 команд шиной 28 готовности опе- рагщонных блоков.

0

5

Сигнал, инициирующий работу вы- бранного текущего операционного бло- . ка, поступает на его управляющий вход по шине 23, одновременно сигналы с этой шины поступают на входы памяти 4 состояний, которая указывает в следующем командном цикле, куда должен быть направлен результат текущей команды. Это обеспечивается тем, что в текущем командном цикле информация о том, какой операционный блок в нем выбран, передается на входы регистра (память 4 состояний) через шину 23, на которой присутствует эта информация в течение текущего цикла команды и некоторое время в начале цикла следующей команды (благодаря задержкам в дешифраторе 2 команд), при этом регистр, который и есть память 4 состояний, построен на D-триггерах, которые срабатывают по переднему фронту сигнала занесения с шины 32 строба приема команды и запоминают состояние шины 23, которое присутствовало на ней в начале следующего цикла.

После вьшолнения текущим операционным блоком заданной в поле КОП его результат передается в принад0

5

0

налы с шины 13 адреса результата (операционного блока из предыдущей команды - этот адрес был записан в него через шину 22), поступающие на входы элементов 39 сравнения (их количество соответствует количеству групп операционных блоков) коммутатора 5, и сигналы с информационной шины 14 Адрес второго операнда (из операционного блока, который задействован в текущей команде - вырабатывается устройством управления операционного блока после инициирования его работы) совпали, следовательно, выбрана та часть коммутатора 5, которая организует связь операционных блоков в текущей группе, и если на входы одного из узлов 40 коммутации второго операнда (количество которых, подключенных к выходу одного элемента 39 сравнения, соответствует общему количеству операционных блоков) поступил сигнал с выхода памяти 4

Изобретение относится к области вычислительной техники, в частности к устройствам сопряжения специализированных операционных блоков, входящих в состав сложного вычислительного устройства, работающего с одноадресным форматом команды. Целью изобретения является повышение надежности за счет оперативного перераспределения обмена данными между ойерационными блоками. Устройство содержит регистр команд, дешифратор . команд, группу узлов выборки операционного блока, память состояний, коммутатор приема результата, два элемента И, коммутатор адреса результата, селектор обращения, блок приоритета. 1 з.п. ф-лы, 7 Ш1.

лежащий ему регистр результата и one- 25 состояний с шины 33. Фиксирование

рационный блок вырабатьшает сигнал готовности, который передается на шину 12. Далее с помощью коммутатора 8 адреса результата и коммутатора 5 организуется связь операционного блока, занятого в предыдущей команде, с операционным блоком, инициированным в новой текущей команде, и эта связь существует до тех пор,пока результат из одного операционного блока не передастся в другой, после чего связь прерывается.

Подробнее эта операция осуществляется следующим образом: коммутатор 8 пропускает код поля ПЗ текущей команды через шины 29 в тот операционный блок, который был выбран в предыдущей команде, что обеспечивается управлением с помощью выходных сигналов с шины 33 из памяти 44 состояний, если есть сигнал о разрешении приема новой команды с шины 25. Таким образом, в операционном блоке, занятом в предыдущей команде, записывается информация об адресе направления результата его вычислений через шину 22 Информационные выходда коммутатора адреса результата.

Коммутация пересылки кода резуль- тата операции предыдущей команды .осуществляется коммутатором 5, при этом один из пары коммутируемых операционных блоков является приемником, а другой передатчиком кода числа. Коммутация осуществляется, если сиг30

35

40

начала коммутации осуществляется п сигналу с шины 32 Строб приема команды первыми элементами И 42 у ла 40 коммутации второго операнда. Сохранение состояния коммутации двух операционных блоков обеспечив ется группой триггеров 45, которые устанавливаются в единичное или ну левое состояние сигналами с выходо элементов И узла 40 коммутации вто го операнда 42 и 43 соответственно сброс коммутации осуществляется сигналом с шины 12, который поступ ет на вход элементов И 43 через эл мент 44 задержки при отсутствии си нала с управляющего входа 41 разре шения приема второго операнда. Код результата операции предыдущей ком ды передается через один из канало коммутатора 46 при наличии разреше

5 ния от какого-либо триггера 45 пос тока как этот результат готов в пр дыдущем операционном блоке. В пери связи двух операционных блоков ник кой другой операционный блок или к

50 манда не могут к ним обратиться, т как они вырабатывают сигнал занято ти в шину 12.

Если результат предыдущей опера ции надо передать в общую память,

55 то передача реализуется через блок 10 приоритета, в котором реализует бесконфликтное обращение к общей памяти от совокупности операционны блоков вычислительного устройства.

0

5

0

начала коммутации осуществляется по сигналу с шины 32 Строб приема команды первыми элементами И 42 узла 40 коммутации второго операнда. Сохранение состояния коммутации двух операционных блоков обеспечивается группой триггеров 45, которые устанавливаются в единичное или нулевое состояние сигналами с выходов элементов И узла 40 коммутации второго операнда 42 и 43 соответственно, сброс коммутации осуществляется сигналом с шины 12, который поступает на вход элементов И 43 через элемент 44 задержки при отсутствии сигнала с управляющего входа 41 разрешения приема второго операнда. Код . результата операции предыдущей команды передается через один из каналов коммутатора 46 при наличии разреше5 ния от какого-либо триггера 45 после тока как этот результат готов в предыдущем операционном блоке. В период связи двух операционных блоков никакой другой операционный блок или ко0 манда не могут к ним обратиться, так как они вырабатывают сигнал занятости в шину 12.

Если результат предыдущей операции надо передать в общую память,

5 то передача реализуется через блок 10 приоритета, в котором реализуется . бесконфликтное обращение к общей памяти от совокупности операционных блоков вычислительного устройства.

Эта операция осуществляется следующим образом: на вход блока 10 поступают сигналы обращения к общей памяти через шину 35 от каждого операционного блока, которые с помощью элементов И 55 устанавливают в соответствующее положение триггера 56, при этом если хотя бы один из триггеров 56 устанавливается в состояние 1, то другие уже не могут устанавливаться в это состояние, так как переброс триггеров запрещен сигналом с выхода элемента ИЛИ-НЕ 57. Сигнал 1 на выходе одного из триггеров 56 является также разрешением для направления кода результата из соответствующего операционного блока в общую память.

Сигналы обращения к общей памяти от операционных блоков формируются в селекторе 9 обращения с помощью элементов 38 сравнения, на первые входы которых поступают сигналы с шины 13, на которой Присутствует информация о том, куда должен быть направлен результат предыдущей операции, а вторые входы подключены к шине Земля и, если на каком-нибудь элементе 38 сравнения встретится код 0..0 (поступающий по шине 13- и соответствующий команде обращения к общей памяти), то этот элемент 38 сравнения вырабатывает сигнал обращения к памяти данных от соответствующих операционных блоков, который передается по шине 35 на соответствующий вход блока 10, при этом необходимо наличие сигнала на управляющем входе 34,селектора 9 обращения.

Формула изобретения

1, Устройство для сопряжения группы операционных блоков с общей памятью, содержащее регистр команд, дешифратор команд, память состояний, причем группа информационных входов регистра команд образует группу входов устройства для подключения к группе информационных выходов, общей памяти, первая группа выходов дешифратора команд образует группу выходов устройства для подключения к группе адресных входов общей памяти, при этом первая, вторая и третья группы информационных выхйдов регистра команд соединены соответственно с первой, второй и третьей группами

5

0

5

0

5

0

5

0

5

информационных входов дешифратора команд, отличающееся тем, что, с целью повышения надежности за счет оперативного перераспределения обмена данными между операционными блоками, в него введены группа узлов выборки операционных блоков, коммутатор адреса результата, коммутатор приема результата, селектор обращения, блок приоритета, два элемента И, причем группа информационных выходов блока приоритета образует группу выходов устройства для подключения к группе информационных входов общей памяти, установоч ный вход блока приоритета является входом устройства для подключения к выходу готовности общей памяти, выход обращения блока приоритета соединен со стробирующим входом дешифратора команд и является выходом устройства для подключения к входу обращения общей памяти, группа информационных выходов коммутатора адреса результата образует группу выходов устройства для подключения к первым информационным входам операционных блоков группы, группа информационных выходов коммутатора приема результата образует группу выходов устройства для подключения к вторым информационным входам операционных блоков группы, первая группа информационных входов коммутатора приема результата соединена с первой группой информационных входов блока приоритета и образует группу входов устройства для подключения к первым информационным выходам операционных блоков группы, вторая группа информационных входов коммутатора приема результата образует группу входов устройства для подключения к вторым информационным входам операционных блоков группы, третья группа информационных входов коммутатора приема результата соединена с группой информационных входов селектора обращения и образует группу входов устройства для подключения к третьим информационным выходам операционных блоков группы, группы информационных выходов узлов выборки операционного бло- ка группы соединены с группой информационных входов памяти состояний и образуют группу выходов устройства для подключения к входам выборки one-, рационных блоков группы, информационные входы узлов выборки операционного блока группы соединены с группой

7

уппавляющих входов коммутатора приема результата и образуют группу входов устройства для подключения к выходам готовности операционных блоков группы, вторая группа выходов дешифратора команд образует группу выходов устройства для подключения к входам кода операции операционных блоков группы, вход записи регистра команд соединен с первыми входами первого, второго элементов И и является сикхровходом устройства, при этом третья группа дешифратора команд соединена с разрешающими входами соответствующих узлов выборки операционного блока группы, информационные выходы которых соединены с четвертой группой информационных входов дешифратора команд, третья группа информационных входов которого соединена с первой группой информационных входов коммутатора адреса результата, вторая группа информационных входов которого.соединена с четвертой группой информационных входов коммутатора приема результата и с группой информационных вьЬсодов памяти состояний, вход записи которой соединен с управляющим входом комму- татора приема результата и с выходом

/i

дQ

4790я

цторого элемента И,второй вход которого соединен с управляющим входом коммутатора адреса результата и с первым выходом дешифратора команд, второй выход которого соединен с вторым входом первого элемента И, выход которого соединен с разрешающим входом селектора обращения, группа выходов которого соединена с второй группой информационных входов блока приоритета.

2. Устройство по п. 1, о т л и- чаю-щееся тем, что узел выборки операционного блока содержит элемент РШИ и группу из К элементов И, причем первые входы элементов И группы являются разрешающим входом узла,

выходы элементов И группы образуют группу информационных выходов узла, вторые входы элементов И группы соединены с соответствующим входом группы входов элемента ИЛИ и являются

информационным входом узла, выход элемента ШШ является информационным выходом узла, при этом в узле выборки операционного блока выход i-ro элемента И группы ( , К-1 ) соединен с третьим входом (i+1)-го элемента И . группы.

фиг. 2

«J

(риг.У

20

ВНИИПИ jaKaa 6507/49. Тираж 704 Подписное

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная, 4

Фиг. 6