Устройство управления Советский патент 1980 года по МПК G06F9/06 

Изобретение относится к вычислительной технике, в частности к устройствам управления вычислительных машин, и может быть использовано для управления вычислительным процессом в арифметических устройствах, состоящих из нескольких специализированных функциональных блоков, используюйщх одноадресную структуру команд.

Известно устройство управления в многопроцессорной вычислительной системе, содержащее блок анализа команд перехода, блок памяти сформированных команд, блок общих регистров , блок стековой памяти номеров массивов, блок обработки паспортов массивов, ориентированный на работу с массивами информации II .

Однако такие устройства, имеют сложную структуру управления из-за ориентации на обработку массивов информации.

Наиболее близким к данному по сущности техническим решением является устройство для управления ариф метическим устройством, содержащее регистр команд, распределитель команд, память, соединенную адресным

входом и входом обращения соответственно с первым и вторым выходами распределителя команд, блок приоритета, первый выход которого соединен с информационным входом памяти, а первый вход - с входом готовности устройства и первым входом распределителя команд, третий выход которого соединен со входом кода операции уст10ройства вход кода направления результата и вход кода результата которого подключены соответственно ко второму и третьему входу блока приоритета, соединенного адресным входом

15 со вторым выходом распределителя команд 2 . Кроме того устройство содержит ассоциативную память и регистр-сумматор .

Недостатком этого устройства явля20ется его сложность, что обусловлено наличием блоков ассоциативной промежуточной памяти для реализации обмена между операционным блоком и па25мятью данных. Кроме того устройство имеет сложную схему управления переключением передающих шин, требующих большого количества аппаратуры.

Целью изобретения является упро30 Щение устройства. Поставленная цель достигается тем что в устройство введен блок промежу точного хранения, регистр операций и группа элементов И, причем первый выход регистра команд соединен со вторым входом распределителя комацд, подключенного третьим и четвертым входаг м к соответствующим выЬгодам регистра операций, входы которого соединены с выходами соответствующих элементов И группы, управляю- цие входы которых подключены к четвертому выходу распределителя команд а информсщионные входы - к выходам соответствующих разрядов регистра ко манд пятый, шестой, .седьмой, восьмой входы распределителя команд соединены соответственно первым, вторым, третьим и четвертым выходами блока промежуточного хранения, первый и четвертый выходы и информационный вход и вход обращения которого подключены .соответственно к четвертому и пятому входам и второму и третьему выходам блока приоритета, первый и второй входы адреса, блока промежуточ ного хранения соединены соответствен но с адресным выходом команд, информационный выход блока промежуточного хранения соединен с шестым входом блока приоритета. Кроме того, блок промежуточного хранения содержит память ЬШкрокоманд вход которой и первый выход являются соответственно входом обрагцения и первым выходом блока, схему сравнения , первый и второй входы и выход которой являются соответственно вторым выходом, первым адресным входом и третьим выходом блока,регистр адреса операции, первый и второй вхо ды которого подключены соответственн ко второму выходу памяти микрокоманд и второму адресному входу блока, а выход - к первому входу схемы сравнения, регистр числа, соединенный первым и вторым входами и выходом со ответственно с третьим выходом памят микрокоманд и информационными входом и выходом в ноль.которых соединены через элемент НЕ к первомувыходу памяти микрокоманд счетные входы пер вого и второго триггеров подключены соответственно к первому выходу памяти микрокоманд и второму входу регистра числа, выходы триггеров соеди нены с соответствугацими входами элемента И, выход которого является чет вертым выходом блока. На чертеже представлена блок-схема устройства. Устройство содержит регистр 1 команд, блок 2 промежуточного хранения, распределитель 3 команд, регистр 4 операций, блок 5 приоритета, операционный блок б, включаклций группу независимо работающих функциональных арифметических блоков (ФАВ), память 7 данных, группу элементов И 8/ Блок 2 промежуточного хранения включает память 9 микрокоманд, регистр 10 адреса операции, схему сравнения 11, элемент И 12, регистр 13 числа, триггеры 14 со счетными . Распределитель 3 команд объедияет элементы И 15, 16, 17 и 18, коммутаторы 19, 20, 21, 22 и 23, элемент ИЛИ 24 и дешифратор 25. Блок 5 содержит элементы ИЛИ 26, 27 и 28 элементы И 29 и 30 триггеры 31, коммутаторы 32, 33, 34 и 35. Регистр 1 содержит разряды, указывающие вид командной операциипризнак занесения (ПЗ), код адреса (А) и код операции { КОП). Распределитель 3 команд содержит М+2 элементов И М+4 вентильных коммутаторов разрядностью, равной числу коммутируемых разрядов (5-кoличество арифметических устройств операционного блока 6). Блок 5 приоритета содержит М входных элементов И 30. Устройство работает следующим образом. Команда из памяти команд по входу устройства .поступает на регистр 1 и в случае наличия сигнала разрешения с выхода элемента И 33 блока 3 поступает в регистр 4 для дальнейшей обработки, на стадии приема, либо задерживается в регистре 2 ожидая освобождения нужного ФАЕ. Анализ признаков выполняется в блоке 3 дешифратором 25 при отсутствии сигнала равенства адреса из команды адресу, который вырабаты-i вается в блоке 2 на основе анализа схемой сравнения 11 содержимого адресного поля регистров 1 и 10. С выхода дешифратора 25 информация поступает на входы элементов И 15, которые формируют сигнал разрешения прохождения КОП на выбранный ФАБ операционного блока 6. Это разрешение пропускает КОП через М-вентильных коммутаторов 16 с выходов которых КОП поступает на вход соответствующего ФАБ. Сигналы занятости ФАБ, а также блока 2 с выходов элементов И 15 и 18 поступают на элемент ИЛИ 34, выход которого управляется выходом KOMivsyraTopa 30. После анализа ПЗ и определения ФАБ, к которому будет направлена команда, происходит выборка операнда памяти 7 по адресу, указанному в команде с предварительным сравнением содержимого регистра 10 с адресом, указанным в адресном поле регистра 1. Это делается для того, чтобы не обращаться за операндом, который еще не занесен в память 7 после получения результата операции, предшествовавшей новой команде. В случае равенства указанных адресов, команда ожидает на регистре 1 зане1сения результата операции в память 7 через блок 2 и только после этого проходит на регистра 4 для дальнейшей обработки.

После этого содержимое адресного поля регистра 4 заносится в регистр 10 если есть команды засылки результата предыдущей команды в память 7 и сигнсш готовности блока 2 к приему первый выход памяти 9,или в адресный регистр памяти 7, если блок 2 занят.

В первом случае обмен с памятью 7 происходит через блок 2, во второмнепосредственно с выбранным ФАБ через выходной коммутатор 32 блока 5.

В случае неготовности результата операции, засылаемого в память, блок 2 с помощью блока 5 устанавливает связь с ФАБ, результат которого должен быть заслан в память 7, а блок 2 остается в состоянии занятости, пок не получит информацию о результате на регистр 13. После этого блок 2 готов к обмену с памятью 7, в которую он переписывает информацию при появлении сигнала обращения к памяти 7 и отсутствия запроса на обмен с ней от oneрационного блока, причем сигнал готовности блока 2 к обмену вырабатывается элементом И 12 при появлении на ее входах сигналов со счетных триггеров 14, принадлежащих регистром 10 и 13.

Таким образом, введение блока 2 позволяет продолжать обработку программы, даже в случае отсутствия результатов операций, требующих засылки в память данных без ущерба для последовательного протекания вычислительного процесса и упростить конструкцию устройства.

Формула изобретения

1. Устройство управления, содержащее регистр команд, распределитель кманд, память, соединенную адресным входом и входом обращения соответственно с первым и вторым выходами распределит-еля команд, и блок приоритета, первый выход которого соединен с информационным входом памяти, первый вход - с входом готовности устройства и первым входом распределителя команд, третий выход которого соединен с выходом кода операции устройства, вход кода направления результата и вход кода результата которого подключены соответственно -ко второму и третье.1у входу блока приоритета, соединенного адресным входом со вторым выходом распределителя команд, отличающееся тем, что, с целью упрощения устройства, в него введен блок промежуточного хранения, регистр опе11 аций и группа элементов

И, причем первый выход регистра команд соединен со вторым входом распределителя команд, подключенного третьим и четвертым входами к соответствующим выходам регистра операций, входы которого соединены с выходами соответствующих элементов И группы, управляющие входы которых подключены к четвертому выходу распределителя команд, а информационные входы к выходам соответствующих разрядов регистра команд пятый, щестой седьмой и восьмой входы распределите ля команд соединены соответственно с первым, вторым, третьим и четвертым выходами блока промежуточного хранения, первый и четвертый выходы и информационный вход и вход обращения которого подключены соответственно к четвертому и пятому входам и второму и ТЕ етьему выходам блока приоритета, первый и второй входы адреса блока промежуточного хрнения соединены соответственно с адресным выходом регистра, команд и четвертым выходом распределителя команд, информационный выход блока промежуточного хранения соединен с шестым входом блока приоритета.

2. Устройство по п. 1, отличающееся тем, что блок промежуточного хранения содержит память микрокоманд, вход которой и первый выход являются соответственно входом обращения и первым выходом блока, схему сравнения, первый и второй входы и выход которой являются соответственно вторым выходом, первым адресным входим и третьим вчходом блока, регистр адреса операции , первый и второй входы которого подключены соответственно ко второму выходу памяти микрокоманд и второму адресному входу блока, а выход - к первому входу схемы сравнения, регистр числа, соединенный первым и вторым входами и выходом соответственно с третьим выходом памяти микрокоманд и информационными входом и выходом блока, два триггера, входы установки в ноль которых соединен через элемент НЕ к первому выходу памяти микрокоманд, счетные входы первого и второго триггеров подключены соответственно к первому эыходу памяти микрокоманд и второму вход ре гистра числа, выходы триггеров содинены с соответствующими входами элемента И, выход которого является четвертым выходом блока.

Источники информации, принятые во внимание при экспертизе

1.Авторское свидетельство СССР 525092, кл. Q 05 F 9/06, 1975.

2.EJectronishe Rechenanfagen, 1973, Hoft 3, 125-132 (прототип).