Матричный накопитель для постоянного запоминающего устройства Советский патент 1988 года по МПК G11C17/00 G11C11/34 

№ 46

№ 19, 1976,

(21)2596715/18-24

(22)31,03.78

(46) 15.12.88. Бюл.

(72) Л.Г. Лихацкий, А.Т. Яковлев

и Н.А. Куварзин

(53) 681.327.27(088.8)

(56) Электроника,, 977,

с. 18-19.

ТИИЭР. Пер. с .англ. № 7, с, 20-44.

IEEE, Trans, on Electronic Devices, V. ED-24, 1977, № 5.

Патент США № 3914855,кл.29-571. (54)(57) 1. МАТРИЧНЫЙ НАКОПИТЕЛЬ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий полупроводниковую подложку, на поверхности которой расположен диэлектрический слой, на поверхности которого расположены взаимно пересекающиеся и изолированные одна от другой числовые и разрядные

шины, выполненные из проводящего слоя, отличающийся тем, что, с целью пойышения степени интеграции накопителя, он содержит области низколегированного полупроводника и области диэлектрика, последовательно расположенные на, поверхности полупроводниковой подложки в диэлектрическом слое под соответствующими пересечениями числовых и разрядных шин, причем числовые шины, и области диэлектрика вьтолнены с отверстиями, заполненными проводящим слоем разрядных шин.

2. Накопитель по п. 1, отличающийся тем, что область диэлектрика выполнена двухслойной, например, из двуокиси кремния толщиной ,5-2,5нм и нитрида Кремния толщиной 50-100 нм.

ш

со

Изобретение относится к вычислительной технике и может быть использовано при изготовлении интегральных запоминающих устройств.

Известен матричный накопитель, в котором единичный элемент памяти формируется на пересечении двух проводящих шин, изолированных друг от друга. Матричный накопитель содержит низкоомную полупроводниковую подложку, полупроводниковый слой того же типа проводимости с низкой концентрацией примеси, параллельные диффузионные проводящие шины другого типа проводимости. В этих

шинах на одинаковом расстоянии друг от друга имеются отверстия, в которых на некотором расстоянии от края диффузионных шин располагаются низкоомные области того же типа проводимости, что и подложка. Другие параллельные проводящие шины располагаются перпендикулярно диффузионным, пересекают их в месте отверстия над низкоомными областями и лежат на диэлектр1-1ческом покрытии, которое над низколегированной областью имеет толщину 0,05-0,15 мкм. Высоколегированная подложка служит общей стоковой областью для всех

00

со

приборов. Расположенные параллельно диффузионные шины являются общей затворной областью, используемой как разрядные шины. Другие проводящие шины, пересекающие диффузионные, являются числовьми шинами. В месте пересечения этих шин и тонкого диэлектрика образуется емкость хранения динамической ячейки памяти, при этом низкоомная область является истоком ячейки памяти.

Недостатком конструкции такого матричного накопителя является то, что хотя размеры ячейки определяются площадью пересечения числовой и разрядной mHHs но при этом требуется дополнительная площадь для создания истоковой областиS лежащей внутри диффузионной шины.

Наиболее близким к предлагаемому является матричный накопитель посто янного запоминающего устройства содержащий полупроводниковую подложку, первые проводящие слои, являющиеся стоками и истоками МДП-транзисторов, над которыми расположено диэлектрическое покрытие с локальньЫи областями тонкого диэлектрика между стоковыми и истоковьми областями. Вторые провод аше слои располагаются пер- пендикулярно первым, лежат над областями тонкого диэлектрика, образуя в зтсм месте затвор МДП-транзис- тора. и могут отверстие над областями, не образуя затвора МД11-транзистора,

Посу.ольку требуется создание межсоединений между стоковыми, истоко- {5ВЫМИ и затворными областями площадь ячейки данного матричного накопителя значительно велика.

Целью-изобрчэтения является повы- щение стйпени интеграции матричного накопителя ПЗУ

Пос1 авленная цель достигается тем что т матричный накопитель для ПЗУ, который содержит полупроводниковз о подложку, на поверхности кот орой расположен ,цнэлектр11ческий слой, на по йЪрхности которого расположены изолированные друг ОТ друга числовые и разрядные шины„ вьшолненные из проводящего слоя, введены области низколегированного полупроводника и области диэлектрика; последовательно расположенные на поверхности полупроводниковой подложки в диэлектрическом слое под соответствующими пересечениями числовых и разрядных шинf причем числовые щины и области диэлектрика выполнены с отверстиями, заполненными проводящим слоем разрядных щин.

Кроме того, для обеспечения многократной записи информации, область диэлектрика вьтолнена двухслойной,

например, из двуокиси кремния толщиной 1,5-2,5 им и нитрнца кремния толщиной 50-100 нм.

На фиг. показана конструкция матричного накопителя; на фиг. 2 разрез А-А на фиг. 1; на фиг. 3 конструкция перепрограммируемой ячейки памяти на фиг. 4 - электрическая схема.

Матричный накопитель содержит

низкоомную полупроводниковую подложку 1 (общий сток всех транзисторов), диэлектрический слой 2, низколегированные области полупроводника 3 (области каналов транзисторов), диэлектрические области 4, проводящие полосы 5, являющиеся числовыми шинами (общий затвор транзисторов) , изолированные диэлектриком 6 от них проводящие полосы 7,

являющиеся разрядными щинами (шины, соединяющие стоки), и соединенные в области 8 (сток отдельного транзистора) с полупроводниковыми областями 3 или лежащие в области 9

на диэлектрическом слое 2.

Элемент памяти образуется в месте пересечения числовых 5 и разрядных 7 шин. Для обеспечения многократной записи информации область диэлектрика выполнена двухслойной (4а, 46, фиг.. 2)

Пример . Матричный накопитель содержит кремниевую подложку с

объемным сопротивлением 0,01 Ом«см толщиной 350 мкм, диэлектрический слой из SiO, толщиной 1,5 мкм, области Si полупроводника с объемньм сопротивлением 100 Ом.см толщиной

мкм, числовые и разрядные шины в виде полос из поли-Si толщиной 0,5 мкм с поверхностным сопротивлением 30 Ом/см, изолированные друг от друга слоем SiOg толщиной 0,2 мкм,

области диэлектрика из SiOg. толщиной 0,1 мкм, причем проводящие полосы, являющиеся числовыми щинами, и области диэлектрика выполнены с отверстиями размером 1,5 мкм, которые заполняются проводящим слоем разрядных шин.

Считьшание информации осуществляется подачей потенциала на числовую шину (фиг. 4.) . В зависимости от этого потенциала на усилитель считьшания поступает напряжение, соответствующее О или И. Для. выбора ячейки памяти одновременно на шины 5 и 7 подают напряжение. Невыбранная ячейка памяти, соответствующая состоянию имеет максимальное сопротивление,соответствующее условию полного объединения канала транзистора (около 10 Ом). Для этого на шине 5 поддерживают .нулевое напряжение. Сопротивление из ячейки памяти, соответствующей состонию О, значительно больше вне зависимости от напряжения на ши- не 5, так как это сопротивление слоя окисла толщиной около 1,5 мкм.

При считьгеании 1 на шину 5 подается напряжение 5В,.переводящее слой кремния под этой шиной в режим обога- щения и уменьшения сопротивления этого слоя до 1 О Ом. При этом нагрузка должна иметь сопротивление в 5- 0 раз больше, чтобы на образовавшемся делителе нагрузочное сопротивле- ние - открытый транзистор отрабатывался уровень напряжения, соответствующий 1. Условие помехозащищенности такой матрицы можно выразить следующим неравенством:

тау 7 и m 1 и m

или

R

lOR,- m

Rn 1ок,.,ъ

R

viaif

10 R

m 1 0

fni ri

где m - число ячеек на шине,

т.е. когда на шине 7 все ячейки 1,

за .исключением одной 0 -ячейки5 для

0 5 0

° 05

0

5

исключения ложного считьтани.я при считывании 0 -ячейки необходимо ограничивать максш 1альное число ячеек на шине 7. В нашем случае га Ю.

При обеспечении многократной записи информация хранится в виде заряда на границе раздела двух диэлектрических слоев,

Запись информации в выбранную ячейку осуществляют, подавая на шину 5 пороговое напряжение записи (около 15В), а на шину 7 - нулевое напряжение. Для того, чтобы не было записи во все другие ячейки шины 5, на все другие шины 7 подается напряжение около 5В j которое j MeHb- шает разность потенциалов между затворной шиной и подложкой. При этом осуществляется зарядка границы раздела ди электриков таким количеством заряда, чтобы она соответствовала напряжению около 5В.

При считыйа нии к шинам 5 прикла- дьшают нулевое напряжение, которое переводит ячейки с незаряженным диэлектриком в состояние с максимальным сопротивлением, а ячейки с заряженным диэлектриком в состояние с минимальным сопротивлением. На все остальные шины 5 подается напряжение 5В.

Матричный накопитель позволяет создать ПЗУ с размерами запоминающего элемента не более I О мкм с временем выборки не более 10 не и низкой мощностью потребления. Такое высокое быстродействие полу- чае,тся благодаря более высокой подвижности, получаемой в конфигурации с перпендикулярным током, где носители перемещаются в массе кремния, а не вдоль поверхности, как в стандартных МОП-приборах.

ГПС

.

Ъ1 сГ

п

Фие.1

Фие.Э

, I

S 9

т.

Фив. 2