Матричный накопитель для постоянного запоминающего устройства Советский патент 1988 года по МПК G11C17/00 G11C11/34 

(21)2596715/18-24

(22)31.03.78

(46) 15.12.88. Бюл. № 46

(72) Л.Г. Лихацкий, А.Т. Яковлев

и Н.А. Куварзин

(53) 68.327.27 (088.8)

(56) Электроника, 1977, № 19, .

с. 18-19.

ТШЭР. Пер. с англ. 1976, № 7, с. 20-44.

IEEE. Trans, on Electronic Devices, V. ED-24, 1977, № 5.

Патент США № 3914855, кл.29-571. 1975.

(5 4)(5 7) Ь МАТРИЧНЫЙ НАКОПИТЕЛЬ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий полупроводниковую подложку, на поверхности которой расположен диэлектрический слой, на поверхности которого расположены взаимно пересекающиеся и изолированные одна от другой числовые и разрядные

шины, отличающийся тем, что, с целью повьщтения степени интеграции накопителя, он содержит области диэлектрика и расположенные на поверхности полупроводниковой подложки в диэлектрическом слое под соответствующими пересечениями числовых и разрядных шин области полупроводника, на соответствующих участках поверхности которых размещены с зазором области диэлектрика, на поверхности которых расположены Соответствующие числовые шины, а на поверхности областей полупроводника в зазоре расположены соответствующие разрядные шины.

2. Накопитель по п. 1, о т л и - чающийся тем, что область диэлектрика выполнена двухслойной, например, из двуокиси кремния толщиной 1,5-2,5 нм и нитрида кремния толщиной 50-100 нм.

|

(Л

1

Изобретение относится к вычислительной технике и может быть использовано при изготовлении интегральных запоминающих устройств.

Известен матричный накопитель, в котором единичный элемент памяти формируется на пересечении двух проводящих шин, изолированных друг от друга. Матричный накопитель содержит низкоомную полупроводниковую подложку, полупроводниковый слой того же типа проводимости с низкой концентрацией примеси, параллельные диффузионные проводящие шины другого типа проводимости. В этих шинах на одинаковом расстоянии друг от друга имеются отверстия, в которых на некотором расстоянии от края диффузионных шин располагаются низкоом- ные области того же типа проводимости, что и подложка. Другие параллельные проводящие шины располагаются перпендикулярно диффузионным,пересекают их в месте отверстия над низкоомными областями и лежат на диэлектрическом покрытии, которое над низколегированной областью имеет толщину 0,05-0,15 мкм. Высоколегированная подложка служит общей стоковой областью для всех

00

приборов. Расположенные параллельно диффузионные шины являются общей затворной областью, используемой как разрядные шины. Другие проводящие шины, пересекающие диффузионные являются числовыми шинами. В -месте пересечения этих щин и тонкого диэлектрика образуется емкость хранения динамической ячейки памяти,при этом низкоомная области является истоком ячейки памяти.

Недостатком такого матричного накопителя является то , что хотя размеры ячейки определяются площадью пересечения числовой и разрядной щин но при этом требуется дополнительная площадь для создания истоковой области, лежащей внутри диффузионной шины.

Наиболее близким к предлагаемому является матричный накопитель постоянного запоминающего устр Ьйства, содержащий полупроводниковую подложку,первые проводящие ело и, являющиеся стоками и истоками МДП-транзисторов над которыми расположено диэлектрическое покрытие с локальными областями тонкого диэлектрика между стоковыми и истоковыми областями. Вторые проводящие слои располагаются перпендикулярно первым, лежат над областями тонкого диэлектрика, образуя в этом месте затвор МДП-транзистора, и могут иметь отверстие над г этими областями, не образуя затвора МДП-транзистора.

Поскольку требуется создание межсоединений между стоковыми, истоко- и затворными областями, площад ячейки данного матричного накопител зиачитешзно велика.

Целью изобретения является повышение степени интеграции матричного накопителя ПЗУ.

Поставленная цель достигается те что в матричный накопитель для ПЗУ содержащий полупроводниковую подложку, на поверхности которой распо лджен диэлектрический слой, на поверхности которого расположены взаино пересекающиеся и изолированные друг от друга числовые и разрядные щины, введены области диэлектрика

и расположенные на поверхности полу- 55 вляется подачей потенциала ил число- проводниковой подложки в диэлектриче- вую шину (фиг. 4). Б зависимости

от этого потенциала на уснлителп сЧитьшания поступает н;|;1ряж1пи е ,f

О или 1. Для выском слое под соответствующими пересечениями числовь х н разрядных шин области nojiyii pi iuuijiHKa, на соответсоответствующее

ствующих участках поверхности которых размещены с зазором области диэлектрика, на поверхности которых расположены соответствующие числовые шины, а на поверхности облартей полупроводника в зазоре расположены соответствующие разрядные шины.

Кроме того, для обеспечения многократной записи информации, область диэлектрика выполнена двухслойной, например, из двуокиси кремния толщиной 1,5-2,5 нм и нитрида кремния толщиной 50-100 нм.

На фиг. 1 показана конструкция матричного накопителя; на фиг. 2 - разрез А-А на фиг. , на фиг. 3 - конструкция перепрограммируемой ячейки памяти; на фиг. 4 - электрическая схема.

Матричный накопитель содержит низкоомную полупроводниковую подложку 1 (общий сток всех транзисторов), диэлектрический слой 2, низколегированные области полупроводника 3 (области каналов транзисторов), области диэлектрика 4, числовые щины 5, изолированные диэлектриком 6 от разрядных шин 7 и соединенные в области 8 (сток отдельного транзистора) с полупроводниковыми областями 3 или лежащие в области 9 на диэлектрическом слое 2.

Элемент памяти образуется в месте пересечения числовых 5 и разрядных 7 шин. Для обеспечения много- кратйой записи информации область диэлектрика выполнена двухслойной (4а, 46, фиг.2)

Пример. Матричный накопитель содержит кремниевую подложку с объемным сопротивлением 0,01 Ом см толщиной 250 мкм, диэлектрический слой из SiOj толщиной 1,5 мкм,

области БД полупроводника с объемным сопротивлением 100 Ом-см толщиной 1,5 мкм, числовые и разрядные шины в виде полос из поли-Si толщиной 0,5 мкм с поверхностным

сопротивлением 30 Ом/см , изолированные друг от друга слоем SiO толщиной 0,2 мкм, области диэлектрика из SiO. толщиной 0,1 мкм.

Считывание информации осущест

соответствующее

5

бора ячейки памяти одновременно на шины 5 и 7 подают напряжение. Невыбранная ячейка памяти, соответствующая Ьостоянию 1, имеет максимальное сопротивление, соответствующее условию полного объединения канала транзистора (около 10 Ом).Для этого на шине 5 поддерживают нулевое напряжение. Сопротивление же ячейки памяти, соответствующей состоянию О, значительно больше вне зависимости от напряжения на шине 5, так как это сопротивление слоя окисла толщиной около I,5 мкм.

При считьшании на шину 5 подается .напряжение 5В, переводящее слой кремния под этой шиной в режим обогащения и уменьшения сопротивления этого слоя до 10 Ом. При этом нагрузка должна иметь сопротивление в 5-1 О раз больше , чтобы на образовавшемся делителе нагрузочное сопротивление - открытый транзистор обрабатывался уровень напряжения, соответствующий 1. Условие помехозащищенности такой матрицы можно выразить следующим неравенством:

rnftX Т s R

-rj- fvil n

ИЛИ

IOR, R« lOR

win

° rnai

lO R

m 10

dni h

где m - число ячеек на шине, т.е. когда на шине 7 все ячейки 1, за исключением одной 0 -ячейки, для исключения ложного считьгеания I при считьшании 0 -ячейки необходимо ограничивать максимальное

S 5

8

Фае. /

0

5

0

5

число ячеек на шине 7. В нашем слу- 4

чае m 4 10

При обеспечении многократной записи информация хранится в В1зде заряда на границе раздела двух диэлектрических слоев.

Запись информации в выбранную ячейку осуществляют,, подавая на шину 5 пороговое напряжение записи (около 15В), а на шину 7 - нулевое напряжение. Для того, чтобы не было записи во все другие ячейки шнны 5, на все другие шины 7 подается напряжение около 5А, которое уменьшает разность потенциалов между затворной шиной и подложкой. При этом осуществляется зарядка границы раздела диэлектриков таким количеством заряда, чтобы она соответствовала напряжению около 5В.

При/считьшании к шинам 5 прикладывают нулевое напряжение, которое переводит ячейки с незаряженным диэлектриком в состояние с максимальным сопротивлением, а ячейки с заряжен- ны диэлектриком в состояние с минимальным conpoTi-шлением, На все ос- тальнъ .е шины 5 подается напряжение

0 5В.

Матричный накопитель позволяет - создать ПЗУ с размерами за;юминаю- щего элемента не более 10x10 мкм, с временем выборки не более 10 не и

5 низкой мощностью потребления. Такое высокое быстродействие получается благодаря более высокой подвижности, получаемой в конфигурации с перпендикулярным током, где носители

0 перемещаются в массе кремния, а не вдоль поверхности, как в стандартных МОП-приборах.

L

Физ.

Фа&.5