НАКОПИТЕЛЬ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА Советский патент 1994 года по МПК G11C11/40 

Изобретение относится к устройствам вычислительной техники. Оно может быть использовано в электрически перепрограммируемых постоянных запоминающих устройствах на лавинно-инжекционных МДП-транзисторах.

Известны электрически программируемые постоянные запоминающие устройства, в которых матричный накопитель содержит постоянно заземленную общую шину.

Известна конструкция матричного накопителя, сохраняющего информацию при отключении источников питания и с ультрафиолетовым способом стирания информации.

Основными недостатками этого матричного накопителя являются низкая степень его интеграции (площадь ячейки памяти равна 625 мкм²), использование трех источников питания, длительное время перепрограммирования информации (30 мин облучения матричного накопителя от источника ультрафиолетового излучения).

Наиболее близким по технической сущности является матричный накопитель для ПЗУ, который содержит полупроводниковую подложку, в приповерхностном слое которой размещен диффузионный слой первого типа проводимости с высокой концентрацией примеси, над ним расположен диэлектрический слой большой толщины. Адресные поликремниевые шины совмещены с краями поликремниевых электродов. Площадь ячейки памяти составляет 100-500 мкм², питание осуществляется от одного источника (+5 В).

Основными недостатками этого матричного накопителя являются длительное время его перепрограммирования из-за облучения через кварцевую крышку корпуса источником ультрафиолетового излучения, отсутствие возможности построчного стирания.

Целью изобретения является повышение быстродействия накопителя.

Поставленная цель достигается тем, что накопитель для постоянного запоминающего устройства, содержащий полупроводниковую подложку первого типа проводимости с углублениями, на поверхности которой в углублениях расположен первый слой полупроводника первого типа проводимости, а на остальной части полупроводниковой подложки первого типа проводимости расположен второй слой полупроводника первого типа проводимости, первый и второй диэлектрические слои, расположенные на поверхностях первого и второго слоев полупроводника первого типа проводимости, поликремниевые электроды, расположенные на поверхностях первого и второго диэлектрических слоев, в приповерхностном слое полупроводниковой подложки первого типа проводимости между вторыми слоями полупроводника первого типа проводимости расположены последовательно одни диффузионные шины второго типа проводимости и диффузионные области второго типа проводимости, третий диэлектрический слой, расположенный на поверхностях первого и второго диэлектрических слоев и поверхности поликремниевых электродов, поликремниевые шины, расположенные на поверхности третьего диэлектрического слоя над поликремниевыми электродами, четвертый диэлектрический слой, на поверхности которого перпендикулярно поликремниевым шинам расположены разрядные металлические шины, которые через отверстия в диэлектрических слоях соединены с диффузионными областями второго типа проводимости, и металлические шины питания, расположенные на поверхности четвертого диэлектрического слоя между разрядными металлическими шинами, содержит стирающие поликремниевые шины, пятый и шестой диэлектрические слои и другие диффузионные шины второго типа проводимости, причем пятый диэлектрический слой расположен на поверхности поликремниевых шин, шестой диэлектрический слой размещен на поверхностях первого и пятого диэлектрических слоев и торцах третьего диэлектрического слоя и поликремниевых электродов, на поверхности шестого диэлектрического слоя расположены стирающие поликремниевые шины над одними диффузионными шинами второго типа проводимости и поликремниевыми электродами, на поверхности шестого диэлектрического слоя и поверхности стирающих поликремниевых шин расположен четвертый диэлектрический слой, другие диффузионные шины второго типа проводимости размещены в приповерхностном слое полупроводниковой подложки первого типа проводимости под металлическими шинами питания и поликремниевыми шинами, причем через отверстия в диэлектрических слоях металлические шины питания соединены с другими диффузионными шинами второго типа проводимости, причем пятый диэлектрический слой в 3-10 раз толще второго, а шестой - в 2-3 раза тоньше второго.

На фиг. 1 приведена структура матричного накопителя с сечением А-А; на фиг. 2 - его сечения Б-Б и В-В.

Матричный накопитель содержит полупроводниковую подложку 1 первого типа проводимости с углублениями в ней, первый диффузионный слой 2 первого типа проводимости, первый диэлектрический слой 3, второй диэлектрический слой 4 с одними, другими отверстиями, поликремниевые электроды 5, одни диффузионные шины 6 второго типа проводимости, диффузионные области 7 второго типа проводимости, второй диффузионный слой 8 первого типа проводимости, третий диэлектрический слой 9 с одними, другими и дополнительными отверстиями, адресные поликремниевые шины 10, четвертый диэлектрический слой 11 с одними и другими отверстиями, разрядные металлические шины 12, металлические шины 13, пятый диэлектрический слой 14 с одними и другими отверстиями, шестой диэлектрический слой 15 с одними и другими отверстиями, стирающие поликремниевые шины 16, другие диффузионные шины 17 второго типа проводимости.

В углублениях в приповерхностном слое полупроводниковой подложки 1 размещен диффузионный слой 2, на его поверхности - диэлектрический слой 3. На поверхности полупроводниковой подложки 1 расположен диэлектрический слой 4 меньшей толщины с одними и другими отверстиями в нем, края которого примыкают к диэлектрическому слою 3.

Поликремниевые электроды 5 размещены на поверхности диэлектрических слоев 3 и 4. Диффузионные шины 6 размещены в приповерхностном слое полупроводниковой подложки 1 с частичным перекрытием краев поликремниевых электродов 3 с одной стороны, примыкая к краям диффузионного слоя 2. Диффузионные области 7 размещены в приповерхностном слое подложки с частичным перекрытием других краев поликремниевых электродов 5, примыкая к краям диффузионного слоя 2. Диффузионный слой 8 расположен в приповерхностном слое подложки, примыкая к краям диффузионого слоя 2, диффузионным областям 7 и диффузионным шинам 6. Диффузионные шины 17 размещены в приповерхностном слое подложки 1 под другими отверстиями в диэлектрическом слое 4, примыкая к краям диффузионного слоя 2.

Диэлектрический слой 9 расположен на поверхности поликремниевых электродов 5, диэлектрических слоев 3 и 4. Одни и другие отверстия в нем совпадают с соответствующими отверстиями в диэлектрическом слое 4, додполнительные - с торцами электродов 5.

На поверхности диэлектрического слоя 9 расположены адресные поликремниевые шины 10 над электродами 5 (без перекрытия краев электродов) с перекрытием краев диффузионных шин 6 с одной стороны. На поверхности шин 10 расположен диэлектрический слой 14 с отверстиями, совпадающими с одними и другими отверстиями в диэлектрических слоях 4 и 9.

На поверхности диэлектрических слоев 4, 9 и 14, на торцах одними и другими отверстиями, совпадающими с отверстиями в диэлектрических слоях 4, 9 и 14. На его поверхности размещены стирающие поликремниевые шины 16 над торцами поликремниевых электродов 5 (не перекрытых адресными поликремниевыми шинами 10) и над одними диффузионными шинами 6.

На поверхности стирающих шин 16, на поверхности диэлектрического слоя 15 расположен диэлектрический слой 11 с одними и другими отверстиями, совпадающими с соответствующими отверстиями в диэлектрических слоях 4, 9 и 14.

На поверхности диэлектрического слоя 11 в одних отверстиях в диэлектрических слоях 4, 9, 11 и 14 и на поверхности полупроводниковой подложки 1 над диффузионными областями 7 размещены разрядные металлические шины 12 перпендикулярно адресным поликремниевым шинам 10.

На поверхности диэлектрического слоя 11 между соответствующими разрядными металлическими шинами 12 в других отверстиях в диэлектрических слоях 4, 9, 1 и 14, размещенных между одними соответствующими отверстиями, на поверхности полупроводниковой подложки 1 над другими диффузионными шинами 17 расположены металлические шины 13.

Работа матричного накопителя заключается в следующем. В режиме общего стирания информации во всех ячейках памяти матричного накопителя на все стирающие поликремниевые шины 16 подают высокое положительное импульсное напряжение (25-30 В, 10-100 мс). На все остальные адресные поликремниевые шины 10, разрядные металлические шины 12 подают нулевое напряжение.

Под действием высокой напряженности электрического поля в шестом диэлектрическом слое 15 электроны инжектируются с торцов поликремниевых электродов 5, туннелируют через шестой диэлектричский слой 15, удаляются через стирающие поликремниевые шины 16. Пороговые напряжения всех запоминающих транзисторов становятся низкими, что эквивалентно единичному (проводящему) состоянию ячейки памяти в режиме считывания информации.

В режиме построчного стирания информации на соответствующую стирающую поликремниевую шину 16 подают высокое положительное импульсное напряжение (25-30 В, 10-100 мс), на остальные - нулевое. На соответствующую адресную поликремниевую шину 10 подают высокое положительное импульсное напряжение (25 В, 10-100 мс), на остальные - нулевое, на разрядные металлические шины 12 и металлическую шину 13 относительно полупроводниковой подложки 1 подают нулевое напряжение.

Удаление электронов с поликремниевых электродов 5 происходит только у тех запоминающих транзисторов, напряжение на адресной поликремниевой шине 10 которых равно нулю. У других запоминающих транзисторов, на адресную поликремниевую шину которых подано высокое положительное напряжение, состояние не изменяется из-за низкой напряженности электрического поля в шестом диэлектрическом слое 15.

Программирование нулевого состояния проводится в произвольной последовательности в заданные ячейки памяти. Состояние остальных сохраняется неизменным. Для этого на соответствующую разрядную металлическую шину 12 подают высокое положительное импульсное напряжение (20 В, 50 мс) относительно диффузионных шин 6 и 17, металлической шины 13, полупроводниковой подложки 1. На остальные разрядные металлические шины 12 подают нулевое напряжение. На соответствующую адресную поликремниевую шину 10 подают высокое положительное импульсное напряжение (25 В, 50 мс), на остальные - нулевое, на старающие поликремниевые шины 16 подают низкое положительное напряжение (5-10 В).

Под действием высоких напряжений на стоке и управляющем затворе выбранного запоминающего транзистора относительно его истока "горячие" электроны инжектируются из его канала и захватываются поликремниевым электродом 5. Это приводит к повышению порогового напряжения, что эквивалентно нулевому, непроводящему, состоянию в режиме считывания информации. Состояние остальных запоминающих транзисторов остается неизменным из-за отсутствия напряжения на стоке или управляющем затворе.

В режиме считывания информации на соответствующую адресную поликремниевую шину 10 подают низкое положительное напряжение (5 В), на остальные - нулевое, на разрядные металлические шины 12 - низкое положительное напряжение, на стирающие поликремниевые шины 16 - нулевое напряжение.

Через выбранную ячейку памяти протекает ток, если пороговое напряжение запоминающего транзистора меньше напряжения на адресной поликремниевой шине 10, что эквивалентно единичному проводящему состоянию. Ток не протекает, если пороговое напряжение превышает напряжение на адресной шине 10, что эквивалентно нулевому, непроводящему состоянию.

Через остальные ячейки памяти ток не протекает из-за отсутствия напряжения на адресной шине 10.

Матричный накопитель может быть изготовлен на кремниевой полупроводниковой подложке типа КДБ 20. Диффузионные шины 6 и 17, диффузионные области 7 второго типа проводимости легированы мышьяком или фосфором с удельным сопротивлением менее 30 Ом ˙ см. Диффузионные слои 2 и 8 первого типа проводимости легированы бором с поверхностной концентрацией 2 ˙ 10¹⁶ и 5 ˙ 10¹⁵ см^-3 соответственно. Поликремниевые электроды 5, адресные поликремниевые шины 10, стирающие поликремниевые шины 16 легированы фосфором с удельным сопротивлением менее 20-300 Ом ˙ см.

Четвертый диэлектрический слой 11 выполнен из фосфорно-силикатного стекла толщиною 1-2 мкм, остальные диэлектрические слои - из двуокиси кремния. Толщина первого диэлектрического слоя 3 составляет 1-2 мкм, второго диэлектрического слоя 4 - примерно 0,07-0,08 мкм, третьего диэлектрического слоя 9 - примерно 0,1 мкм, пятого диэлектрического слоя - примерно 0,5-1 мкм, шестого диэлектрического слоя - примерно 0,02-0,05 мкм. При легировании мышьяком второй диэлектрический слой, не закрытый поликремниевыми электродами, удаляется.

Ширина канала запоминающего транзистора составляет 4-5 мкм, его длина 2-4 мкм, площадь ячейки памяти порядка 300 мкм².

Размещение стирающих поликремниевых шин 16 над торцами поликремниевых электродов 5, изолированных от них шестым диэлектрическим слоем 15 толщиною в 2-3 раза менее толщины второго диэлектрического слоя, позволяет обеспечить электрическое стирание информации.

С увеличением толщины этого диэлектрического слоя требуется подача боле высокого напряжения на стирающие поликремниевые шины 16, что усложняет схему обрамления с построчным стиранием. С уменьшением толщины этого диэлектрического слоя снижается надежность работы матричного накопителя из-за инжекции электронов нижней поверхности стирающих поликремниевых шин в режим программирования и захвата их поликрем- ниевыми электродами.

Пятый диэлектрический слой 14 толщиною в 3-10 раз более толщины второго диэлектрического слоя предназначен для изоляции стирающих поликремниевых шин 16 от адресных поликремниевых шин 10, для уменьшения емкости между этими шинами и обеспечения высокого быстродействия при считывании информации. С увеличением толщины диэлектрического слоя 14 емкость шин 10 уменьшается, но при его нанесении увеличивается перекрытие диффузионными слоями 7 краев поликремниевых электродов 5, что уменьшает напряжение отпирания по стоку запоминающих транзисторов при программировании. С другой стороны, при малых толщинах пятого диэлектрического слоя из-за увеличения емкости адресных поликремниевых шин 10 снижается быстродействие при считывании информации.

Введение других диффузионных шин 17 второго типа проводимости, размещенных под металлическими шинами 13 и адресными поликремниевыми шинами 10, позволяет соединить диффузионные шины 6 с металлическими шинами 13 через другие отверстия в диэлектрических слоях, размещенных между одними отверстиями. Стирающие поликремниевые шины 16 размещены над диффузионными шинами 6 и торцами поликремниевых электродов 5 смежных строк матричного накопителя для обеспечения построчного стирания информации.

Так как в режиме считывания информации диффузионные шины 6 постоянно заземлены, то увеличение их емкости за счет размещения над ними стирающих поликремниевых шин 16 не влияет на быстродействие при считывании информации.

Следует отметить, что для матричного накопителя с дополнительными отверстиями в третьем диэлектрическом слое, размещенными между одними отверстиями, стирающие поликремниевые шины выполнены с выступами, которые расположены над этими отверстиями и краями поликремниевых электродов, не перекрытых адресными поликремниевыми шинами.

Основным преимуществом матричного накопителя является сокращение времени его перепрограммирования. Вместо 30-минутного стирания информации через кварцевую крышку корпуса при облучении его источником ультрафиолетового излучения стирание осуществляется за 10-100 мс электрическим способом. Введение построчного стирания информации также сокращает время перепрограммирования матричного накопителя, так как после построчного стирания программируется только одна строка.

1. НАКОПИТЕЛЬ ДЛЯ ПОСТОЯННОГО ЗАПОМИНАЮЩЕГО УСТРОЙСТВА, содержащий полупроводниковую подложку первого типа проводимости с углублениями, на поверхности которой в углублениях расположен первый слой полупроводника первого типа проводимости, а на остальной части полупроводниковой подложки первого типа проводимости расположен второй слой полупроводника первого типа проводимости, первый и второй диэлектрические слои, расположенные на поверхностях первого и второго слоев полупроводника первого типа проводимости, поликремниевые электроды, расположенные на поверхностях первого и второго диэлектрических слоев, в приповерхностном слое полупроводниковой подложки первого типа проводимости между вторыми слоями полупроводника первого типа проводимости расположены последовательно одни диффузионные шины второго типа проводимости и диффузионные области второго типа проводимости, третий диэлектрический слой, расположенный на поверхностях первого и второго диэлектрических слоев и поверхности поликремниевых электродов, поликремниевые шины, расположенные на поверхности третьего диэлектрического слоя над поликремниевыми электродами, четвертый диэлектрический слой, на поверхности которого перпендикулярно поликремниевым шинам расположены разрядные металлические шины, которые через отверстия в диэлектрических слоях соединены с диффузионными областями второго типа проводимости, и металлические шины питания, расположенные на поверхности четвертого диэлектрического слоя между разрядными металлическими шинами, отличающийся тем, что, с целью повышения быстродействия, он содержит стирающие поликремниевые шины, пятый и шестой диэлектрические слои и другие диффузионные шины второго типа проводимости, причем пятый диэлектрический слой расположен на поверхности поликремниевых шин, шестой диэлектрический слой размещен на поверхностях первого и пятого диэлектрических слоев и торцах третьего диэлектрического слоя и поликремниевых электродов, на поверхности шестого диэлектрического слоя расположены стирающие поликремниевые шины над одними диффузионными шинами второго типа проводимости и поликремниевыми электродами, на поверхности шестого диэлектрического слоя и поверхности стирающих поликремниевых шин расположен четвертый диэлектрический слой, другие диффузионные шины второго типа проводимости размещены в приповерхностном слое полупроводниковой подложки первого типа проводимости под металлическими шинами питания и поликремниевыми шинами, причем через отверстия в диэлектрических слоях металлические шины питания соединены с другими диффузионными шинами второго типа проводимости. 2. Накопитель по п.1, отличающийся тем, что пятый диэлектрический слой в 3 - 10 раз толще второго, а шестой - в 2 - 3 раза тоньше второго.