Устройство для выполнения дискретного преобразования Фурье Советский патент 1989 года по МПК G06F17/14 

исходит изменение информации на выхо- 45 жителей поступают значения коэффициентов h(n). На вход 31 выходного сумматора 18 подается сигнал, разрешающий передачу информации с выхода регистра 12.1 на выход 19, с котороБО

де блока 17 постоянной памяти с W на W В регистрах 10.1 и 10.2 - соответственно W1 и W

Информация в

регистрах 8.1-8.4 не изменяется. Во второй половине данного такта и в первой половине следующего на вторые входы умножителей 9.4, 9.3, 9.2 и 9.1 поступают значения W э, W VP и W1 соответственно. При этом на выходах умножителей соответственно aM(l)W3; aw(2)W1; am(4)W ; am(3)W . На выходе сумматора 11.2 - значение am(l)W3+aw(2)W На выходе сумматора 11.1 - значение а™(1)М4+

55

го в каждом такте снимается отфильтрованное значение X(k).

Формула изобретения

Устройство для выполнения дискретного преобразования урье, содержащее генератор тактовых импульсов, блок синхронизации и (N-1)/2 операционных блоков (N - размер преобра

го в каждом такте снимается отфильтрованное значение X(k).

Формула изобретения

Устройство для выполнения дискретного преобразования урье, содержащее генератор тактовых импульсов, блок синхронизации и (N-1)/2 операционных блоков (N - размер преобразования), причем первый выход 1-го , (N-O/2-1 операционного блока подключен к первому информационному входу (i+l)-ro операционного блока, . второй информационный вход и первый тактовый вход 1-го операционного блока подключены соответственно к второму и третьему выходам (i+l)-ro операционного блока, выход генератора тактовых импульсов подключен к тактовому входу блока синхронизации и вторым тактовым входам всех операционных блоков, при этом j-й

10

сумматор, регистр и коммутатор, а в j-й операционный блок введен третий регистр, при этом выход блока памяти подключен к первому информационному входу коммутатора, информационным входам накапливающего сумматора и регистра, выход которого подключен к первому входу сумматора, выход которого является информационным выходом устройства, информационным входом которого являются соединенные между собой информаци20

25

30

онный вход блока памяти и второй ин0 1 (N-0/2-1 операционный блок содер-|5 формационный вход коммутатора, выход жит первый и второй регистры, первый и второй сумматоры, первый и второй умножители, первый и второй буферные регистры, элемент НЕ, элемент И и триггер, выход которого подключен к первому входу элемента И, выход которого подключен к тактовым входам первого и второго буферных регистров, выходы которых подключены к первым входам соответственно первого и второго умножителей, выходы которых подключены соответственно к первому и второму входам первого сумматора, выход которого подключен к первому входу второго сумматора, выход которого подключен к информационному входу первого регистра, выход элемен- та НЕ подключен к второму входу элемента И и тактовому входу первого регистра, информационные входы второ- 35 го регистра и первого буферного регистра соединены между собой,и являются первым информационным входом операционного блока, вторым информационным входом которого является второй 40 вход второго сумматора , выход второго регистра подключен к информационному входу второго буферного регистра и является первым выходом операционного блока, вторым выходом которого является выход первого регистра, первым тактовым входом операционного блока является первый установочный вход триггера, второй установочный вход которого соединен с так45

50

которого подключен к первому информационному входу первого, операционного блока, второй выход которого подключен к второму входу сумматора, третий выход 1-го операционного блока подключен к третьему информационному входу (i+l)-ro операционного блока, первый выход блока синхронизации подключен к третьим тактовым входам всех операционных блоков, второй выход блока синхронизации подключен к установочному входу накапливающего сумматора, выход которого является выходом постоянной составляющей устройства, входом выбора режима которого являются соединенные между собой управляющий вход коммутатора и вход выбора режима блока синхронизации, третий, четвертый и пятый выходы которого подключены соответственно к тактовому входу регистра, адресному входу блока памяти и адресному входу блока постоянной памяти, выход которого подключен к третьему информационному входу первого операционного блока, шестой выход блока синхронизации подключен к первому тактовому входу (N-l/2)-ro операционного блока, выход генератора тактовых импульсов подключен к тактовому входу накапливающего сумматора, причем в j-м операционном блоке выход третьего регистра подключен к второму входу второго умножителя и является третьим выходом операционного блока, третьим информационным входом которого являются соединенные между собой второй вход первого умножителя и информационный вход третьего регистра, тактовый вход которого является третьим тактовым входом операционного блока.

товым входом второго регистра, входом, элемента НЕ и является вторым тактовым входом операционного блока, отличающееся тем, что, с целью упрощения устройства, оно содержит блок памяти, блок постоянной памяти, накапливающий сумматор,

сумматор, регистр и коммутатор, а в j-й операционный блок введен третий регистр, при этом выход блока памяти подключен к первому информационному входу коммутатора, информационным входам накапливающего сумматора и регистра, выход которого подключен к первому входу сумматора, выход которого является информационным выходом устройства, информационным входом которого являются соединенные между собой информаци20

25

30

|5 формационный вход коммутатора, выход 35 40

5

0

5

которого подключен к первому информационному входу первого, операционного блока, второй выход которого подключен к второму входу сумматора, третий выход 1-го операционного блока подключен к третьему информационному входу (i+l)-ro операционного блока, первый выход блока синхронизации подключен к третьим тактовым входам всех операционных блоков, второй выход блока синхронизации подключен к установочному входу накапливающего сумматора, выход которого является выходом постоянной составляющей устройства, входом выбора режима которого являются соединенные между собой управляющий вход коммутатора и вход выбора режима блока синхронизации, третий, четвертый и пятый выходы которого подключены соответственно к тактовому входу регистра, адресному входу блока памяти и адресному входу блока постоянной памяти, выход которого подключен к третьему информационному входу первого операционного блока, шестой выход блока синхронизации подключен к первому тактовому входу (N-l/2)-ro операционного блока, выход генератора тактовых импульсов подключен к тактовому входу накапливающего сумматора, причем в j-м операционном блоке выход третьего регистра подключен к второму входу второго умножителя и является третьим выходом операционного блока, третьим информационным входом которого являются соединенные между собой второй вход первого умножителя и информационный вход третьего регистра, тактовый вход которого является третьим тактовым входом операционного блока.

Изобретение относится к вычислительной технике, предназначено для вычисления дискретного преобразования Фурье и процедуры цифровой фильтрации и может быть использовано в системах цифровой обработки сигналов. Цель изобретения - упрощение устройства. Поставленная цель достигается за счет того, что в состав устройства входят информационный вход 1, блок памяти 2, коммутатор 3, элементы НЕ 4.I ( I=1,( N-1)/2

N - размер преобразования), регистры 5.I, триггеры 6.I, элементы N 7.I, буферные регистры 8.I, умножители 9.I, регистры 10.I, сумматоры 11.I, регистры 12.I, сумматоры 13.I, регистр 14, накапливающий сумматор 15, выход постоянной составляющей 16, блок постоянной памяти 17, сумматор 18, информационный выход 19, блок синхронизации 20, вход выбора режима 21, выходы 22÷27 блока синхронизации, входы 28,29 блока синхронизации, операционный блок 30, установочный вход 31 сумматора, генератор тактовых импульсов 32.1 ил.