Цифровой синтезатор частот Советский патент 1989 года по МПК H03B19/00 

(Л

1 ko ч

входного кода одинаков при любых значениях этого кода. Величина этого дискрета зависит от разрядноти НС 1 и от величины тактовой частоты. Выход- мая частота изменяется равномерно при равномерном изменении входного кода. При этом каждому значению выходной частоты однозначно соответствует только одно значение входного кода, т.е., отсутствует зона нечувствительности, что расширяет пазон формируемых частот и обеспечивает плавную перестройку с минимальным дискретом, 1 з.п. ф-лы,2 ил.

Изобретение относится к радиотехнике. Цель изобретения - расширение диапазона формируемых частот. Синтезатор содержит накапливающий сумматор (НС) 1, тактовый генератор 2, формирователь 3 импульсов, блок эл-тов ИЛИ 4, блоки эл-тов И 5 и 6, блок эл-тов НЕ 7 и блок управления 8. Входной параллельный прямой код числа поступает на блок эл-тов ИЛИ 4 через блок эл-тов И 5, а также через последовательно соединенные блок эл-тов НЕ 7 и блок эл-тов И 6. Полученный код поступает в НС 1, где происходит контактное сложение двух двоичных чисел с частотой тактовых импульсов, после чего формируется выходной сигнал. Дискрет изменения выходной частоты при изменении входного кода одинаков при любых значениях этого кода. Величина этого дискрета зависит от разрядности НС 1 и от величины тактовой частоты. Выходная частота изменяется равномерно при равномерном изменении входного кода. При этом каждому значению выходной частоты однозначно соответствует только одно значение входного кода, т.е. отсутствует зона нечувствительности, что расширяет диапазон формируемых частот и обеспечивает плавную перестройку с минимальным дискретом. 1 з.п.ф-лы, 2 ил.

Изобретение относится к радиотех- нике и может быть использовано в системах программного управления, в преобразователях кода в частоту следования .

Цель изобретения - расширение диапазона формируемых частот.

На фиг.1 представлена структурная электрическая схема цифрового синтезатора частот; на фиг.2 - пример выполнения накапливаю1чего сумматора.

Цифровой синтезатор частот содержит накапливающий сумматор (НС) 1 , тактовый генератор 2, первый формирователь 3 импульсов, блок 4 элементов ИЛИ, первый блок 5 элементов И, вто- рой блок 6 элементов И, блок 7 элементов НЕ, блок 8 управления, дешифратор 9, первый элемент ИЛИ 10, второй элемент ИЛИ 11, первый триггер 12, второй формирователь 13 импуль- сов, третий формирователь 14 импульсов, третий элемент ИЛИ 15, второй триггер 16, третий триггер 17. Накапливающий сумматор 1 содержит суммато 18 кодов и регистр 19 памяти.

Цифровой синтезатор частот работает следующим образом.

Параллельный прямой код числа поступает на первые входы первого блока 5 элементов И и на входы дешифратора 9 блока 8 управления. Этот же код инвертируется блоком 7 элементов НЕ и поступает на соответствующие входы второго блока 6 элементов И. При включении цифрового синтезатора частот на вход сброса блока 8 управления приходит короткий импульс, который устанавливает на певом выходе блока 8 управления уровен лог.1, а на втором вькоде уровень лог.О. При этом первый блок 5 элементов И открывается для прохождения прямого кода через блок 4 элементов ИЛИ на информационный вход НС 1.

0

5

0 0

-

5

0

В сумматоре 18 НС I осуществляется сложение кодов с выхода блока 4 элементов ИЛИ и с выхода регистра 19. Рузультат операции сложения двух чисел под действием тактовых импульсов, с выхода тактового генератора 2 вновь поступает с выходов регистра 19 на вторую группу входов сумматора 18, где вновь осуществляется суммирование с числом на первой группе входов и опять переписывается в регистр 19 по следующему тактовому импульсу. Таким образом, в сумматоре 18 происходит потактное сложение двух двоичных чисел с частотой тактовых импульсов f..

В случае, кода входной код плавно меняется с дискретом, равным значению младшего разряда этого кода, возможна , ситуация, когда значение кода переходит через ноль, т.е. когда его ) значения меняются с I 1 ... 1 1 на 00...00 или наоборот. В этом случае состояние первого и второго выходов блока 8 управления меняются на противоположное и первый блок 5 элементов И закрывается, а второй блок 6 элементов И открывается и с его выходов через блок 4 элементов ИЛИ на информационные входы НС 1 поступает обратный код числа. В этом случае сумматор 18 также выполняет операцию сложения числа с выхода регистра 19 и числа в обратном коде с информационного входа НС 1.

В обоих случаях сложение, если только одно число не равно нулю, приводит к переполнению емкости сумматора 1 8 и импульс переполнения сумматора 18 поступает на вход первого формирователя 13, который формирует из выходных сигналов НС 1 импульбные сигналы требуемой длительности.

После установки третьего триггера 17 в состояние лог.1 по инверс Г

в bll 1

ному входу на информационные входы блока 8 управления придет двоичный код числа (2 -I), где п - разрядност кода, т.е. придет код 11...11. При

этом на (2 -1)-м выходе дешифратора 9 устанавливается уровень лог.1. По пере 1нему фронту этого сигнала в третьем формирователе 14 формируется короткий импульс длительностью Сц, а на выходе второго элемента ИЛИ 11 устанавливается уровень лог. 1, который устанавливает первый триггер 12 в состояние лог. М с задержкой на время С срабатьгаания первого триггера 12. Поэтому передний фронт короткого импульса с выхода третьего элемента ИЛИ 15, поступив на С-вход второго триггера 16, н не изменяет его состояние.

При дальнейшем увеличении числа на информационных входах дешифратора 9 на единицу, т,е. когда число станет равньгм 2, код его станет равным 00...00. При этом на нулевом ходе дешифратора 9 появляется лог.

а на (2 -1)-м выходе - лог.О. На выходе второго элемента РШИ 11 уровень лог. М сохраняется и на выходе первого триггера 12 также сохраняется уровень лог.1. На выходе второго формирователя 13 формируется короткий импульс, который через третий элемент ИЛИ 15 вызывает срабатывание второго триггера 16 и с задержкой на его выходе устанавливается уровень лог. 1 По этому сигналу срабатывает также третий триггер 17, состояние его выходов изменяется на противоположно и к информационному входу НС 1 подключаются сигналы обратного кода с выходов второго блока 6 элементов И.

При дальнейшем увеличении числа н на единицу лог. появляется на первом выходе дешифратора 9, т.е. входной код принимает значение 00...01. При этом на выходе первого элемента 1ШИ 10 - лог. 1, а на выходе второго элемента ИЛИ 11 - лог.О, /юэтому первый триггер, 1 2 устанавливается в ноль по выходу. .

Если теперь число уменьшается, т.е. входной код снова становится- 00...00, то на нулевом выходе дешифратора 9 снова устанавливается лог. 1, на выходе второго элемента

шти

ЛОТ .

поэтому первый

Г

10

15

20

bi11I

25

ть

уне

аао. Q ое .

на д ре зо

30

35

триггер 12 через время задержки 1 переходит в состояние лог. М на выходе. На выходе второго формиро- нателя 13 формируется короткий импульс по переднему фронту сигнала и через третий элемент ИЛИ 15 проходит на С-вход второго триггера 16. На D-входе второго триггера 16 в это время еще лог.О, поэтому на - его выходе через время С также устанавливается лог.О, тем самым блок 8 управления подготавливается к новому переходу входного кода через ноль.

Оч евидно, что при начальной установке кода 00...00 и последующем переходе к коду I1 ... 1 1 блок управления работает аналогично.

Дискрет изменения выходной частоты fj. при изменении входного кода одинаков при любых значениях этого кода. Величина этого дискрета uf зависит от разрядности НС 1 и от величины тактовой частоты flf . Выходная частота изменяется равномерно при равномерном изменении входного кода.

Выходная частота изменяется от нуля до значения f uf, поскольку и после прохождения импульса переполнения с выхода сумматора 18 выполнение операции сложения над кодами в сумматоре 18 продолжается, так как импульс переполнения НС 1 никак не влияет на работу блока 8 управления, а остаток на выходе ре гистра 19 может быть и не равен нулю, что обеспечивает ускорение появления следуюп{его импульса переполнения НС 1, а это дает возможность получить на выходе максимально возможную частоту. При этом переполнение сумматора 18 происходит тем быстрее, чем больше значение кода числа на информационных входах НС 1 и чем выше тактовая частота f. Каждому значению выходной частоты однозначно соответствует только одно значение входного кода, т.е. отсутствует зона нечувствительности, что позволяет расширить диапазон формируемых частот и обеспечить плавную перестройку с минимальным дискретом.

Формула изобретения

второй блок элементов И и блок элементов ИЛИ, п выходов которого подключены к соответствующим п информационным входам накапливающего сумматора, п выходов первого блока элементов И соединены с соответствующими п входами первой группы входов блока элементов ИЛИ, п выходов второго блока элементов И подключены к соответствующим п входам второй группы входов блока элементов ИЛИ, первая группа входов первого блока элементов И является кодовым входом цифрового синтезатора частот, вторая группа входов первого блока элементов И объединена и подключена к первому вьгходу блока управления, первая группа входов второго блока И объединена и подключена к второму выходу блока управления, отличающийся тем, что, с целью расщирения диапазона формируемых частот, введен блок элементов НЕ, а блок управления содержит последовательно соединенные дешифратор, первый элемент ИЛИ, первый триггер, второй триггер и третий триггер, а также содержит второй элемент ИЛИ, последовательно соединенные второй формирователь импульсов и третий элемент ИЛИ и третий формирователь импульсов, вход которого объединен с первым входом второго элемента ИЛИ и подключен к (2-1) выходу дешифратора, второй вход второго элемента ИЛИ объединен с входом второго формирователя импульсов и подключен к нулевому выходу дешифратора, первый и.второй входы первого элемента ИЛИ

соответственно подключены к первому и () выходам дешифратора, второй вход и выход третьего элемента ИЛИ соединены соответственно с выходом третьего формирователя импульсов и к С-входу второго триггера, установочный вход которого объединен с установочным входом третьего триггеpa и является входом сброса блока управления, второй вход первого триггера подключен к выходу второго элемента ИЛИ, инверсный выход третьего триг гера объединен с D-входом третьего

5 триггера и является первым выходом

блока управления, прямой выход третьего триггера является вторым выходом блока управления, поразрядные входы дешифратора объединены с соответстQ вующими поразрядными входами блока элементов НЕ и подключены к соответствующим поразрядным входам первой группы В5(одов первого блока элементов И, п выходов блока элементов

5 НЕ соединены с соответствующими входами второй группы входов второго блока элементов И.

Фиг. 2