Синтезатор частот Советский патент 1987 года по МПК H03B19/00 

Изобретение относится к радиотехнике и может использоваться в приемопередающей и измерительной аппаратуре

Цель изобретения - уменьшение уровня помех.

На чертеже представлена электрическая структурная схема синтезатора частот.

Синтезатор частот содержит первый накапливающий сумматор (НС) 1, регистр 2 памяти, мультиплексор 3, циф- роаналоговый преобразователь (ЦАП) 4, интегрирующее звено 5, пороговый элемент 6, формирователь 7 импульсов коммутации, элемент 8 разряда, блок 9 умножения и деления, сумматор 10 кодов, второй НС 11.

Синтезатор частот работает следующим образом.

На первый, второй и третий кодовые входы блока 9 умножения и деления,тактируемого импульсной последовательностью p o(t) с частотой f о , поступают соответственно числа (cj-1), b и а, где количество разрядов входного кода ЦА11 4, число b задает значение шага сетки частот f , число а задает значение выходной частоты f согласно соотношению f afo/b.

Блок 9 умножения и деления обеспечивает формирование числа (q-l)/a, поступающего на второй вход первого НС 1 и определяющего его емкость, и выдает частное х и остаток х на первом и втором выходах соответственно.

Второй НС 11, емкость которого устанавливается числом а, преобразовывает остаток /5 X на его втором входе в импульс переполнения р(t) . Число X формируется в виде суммы (t) в сумматоре 10. Далее число х поступает на второй вход первого НС 1, задавая его емкость. Код числа (q-1) поступает на первый вход первого НС 1, который тактируется опорными импульсами С-о ( t) .

Первый НС 1 формирует ступенчатую пилообразную функцию x(t), величина приращений которой на каждом такте опорной импульсной последовательности fy(t) равна (q-1). Остаток ) при переполнении первого НС 1 записывается в регистр 2 с помощью импульса переполнения p(t).

Остаток Xp(t) и число (q-1) поступают на входы мультиплексора 3,управляемого формирователем 7. Управляю

5

0

щий сигнал на выходе формирователя 7 представляет собой логические уровни на шине данных, зависящие от состояния первого НС 1, и обеспечивает прохождение через мультиплексор 3 на вход ЦАП 4 одного из трех чисел: числа О - во время действия импульса переполнения; числа -х. (t) - на следующем после переполнения такте опорной импульсной последовательности /o(t) ; числа (q-1) - на последующих тактах до переполнения первого НС 1.

Формирователь 7 может быть выполнен, например, в виде последовательно соединенных D-триггера и элемента ИЛИ-НЕ (на чертеже не показано). Вы- «од импульсов переполнения первого НС 1 подключен к информЛ;ионному входу D-триггера и к второму входу элемента ИЛИ-НЕ, а тактовый вход D-триггера подключен к опорному входу синтезатора част.от. Управляющие сигналы на мультиплексор 3 снимаются с вы- 5 ходов D-триггера и элемента ИЛИ-НЕ.

ЦАП 4 преобразовывает входную последовательность чисел x(t) в последовательность вьпсодных напряжений .При этом на вход интегрирующего звена 5 поступают квантованные по уровню и времени значения сигнала.

На первом интервале времени элемент 8 разряда, управляемый импульсом переполнения p(t) первого НС 1, производит разряд и установку интегрирующего звена 5 в исходное нулевое состояние. В течение второго и третьего временных интервалов напряжение на выходе интегрирующего звена 5 возрастает пропорционально числам ) и (q-1) соответственно. В результате сигнал n(t) на выходе интегрирующего звена 5 по форме представляется отрезками прямых линий, причем на третьем временном интервале сигнал имеет постоянный наклон, так как (q-l) число постоянное.

0

5

0

5

Значения функции U(t), взятые на gQ третьем интервале, повторяются с периодом Т T--x/(q-1) TO b/a, где

период опорной импульсной

5

Т - ° fT

последовательности f(t ) , Поэтому частота ИМПУЛЬСОВ o c(t) на выходе порогового элемента 6 постоянна и равна f J. f g a/b. Шаг сетки частот uf fo/b задается, таким образом, выбором значений опорной частоты „ и

fc чисчисла h, а выходная частота лом а,

В качестве порогового элемента 6 можно, например, использовать последовательно соединенные триггер Шмидта и одновибратор (на чертеже не показано) . Поскольку значение остатка Xo(t) от цикла к циклу изменяется в диапазоне значений от О до (q-2), соответственно изменяются начальное и конечное значения функции U(t) на третьем временном интервале. Поэтому порог и„ срабатывания порогового элемента 6 необходимо выбирать в диапазоне

o((q-2)T,.U .4q-1)K-l Т„,

где 0 - произведение коэффициентов преобразования ЦАП 4 и интегрирующего звена 5;

(q-1) - целая часть отношения величины емкости х первого НС 1 к входному числу (q-1).

Размах процесса x(t) на входе ЦАП 4 постоянен (не зависит от выбранного значения fc) и равен (q-l), что соответствует максимальному уровню сигнала на выходе ЦАП 4. В этом случае полностью используется амплитудно-кодовая характеристика ЦАП 4 и, следовательно, влияние его нелинейности на ухудшение соотношения сигнал/ помеха минимально. При достаточно большом количестве разрядов ЦАП 4, когда можно считать, что (q-l) у- q, блок 9 умножения и деления упрощается, причем делимым является число Ь, сдвинутое на п разрядов в сторону старшего разряда. На первом входе певого НС 1 действует в этом случае число q, представляющее собой единицу в п-т, считая от старшего, разряде.

Формула изобретения

коммутации, при этом первый вход вого накапливающего сумматора об динен с вторым входом мультиплек управляющий вход элемента разряд fO объединен с первым входом формир теля импульсов коммутации и с та вым входом регистра памяти и под чен к выходу переполнения первог капливающего сумматора, сигнальн f5 вход элемента разряда соединен с ходом интегрирующего звена, такт вход первого накапливающего сумм ра объединен с вторым входом форм вателя импульсов коммутации и явл 20 ется опорным входом синтезатора ч тот, выход формирователя импульсо коммутации подключен к управляюще входу мультиплексора, отлича щ и и с я тем, что, с целью умен 25 щения уровня помех, в него введен блок умножения и деления и послед вательно соединенные второй накап вающий сумматор и сумматор кодов, ход которого подключен к второму 30 ДУ первого накапливающего суммато первый вход блока умножения и дел ния объединен с первым входом пер го накапливающего сумматора и явл ется входом первого перемножаемог сигнала синтезатора частот, второ вход блока умножения и деления яв ется входом второго перемножаемог сигнала синтезатора частот, трети вход блока умножения и деления со 40 пен с первым входом второго накап вающего сумматора и является вход сигнала делимого синтезатора част первый и второй выходы блока умно ния и деления подключены соответс 45 венно к первому входу сумматора к и к второму входу второго накапли щего сумматора, тактовый вход кот го объединен с тактовым входом бл умножения и деления и подключен к

Синтезатор частот, содержащий последовательно соединенные первый на- 50 опорному входу синтезатора частот

Составитель Ю. Ковалев Редактор М. Дылын Техред И.Попович Корректор И. Муска

Заказ 4141/52Тираж 901Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

р

каплинающий сумматор, регистр памяти, мультиплексор, цифроаналшчип.п преобразователь, интегрирующее чнено и пороговый элемент, а также элемент разряда и формирователь импульсов

коммутации, при этом первый вход первого накапливающего сумматора объединен с вторым входом мультиплексора, управляющий вход элемента разряда fO объединен с первым входом формирователя импульсов коммутации и с тактовым входом регистра памяти и подключен к выходу переполнения первого накапливающего сумматора, сигнальный f5 вход элемента разряда соединен с выходом интегрирующего звена, тактовьй вход первого накапливающего сумматора объединен с вторым входом формирователя импульсов коммутации и явля- 20 ется опорным входом синтезатора частот, выход формирователя импульсов коммутации подключен к управляющему входу мультиплексора, отличаю- щ и и с я тем, что, с целью умень- 25 щения уровня помех, в него введены блок умножения и деления и последовательно соединенные второй накапливающий сумматор и сумматор кодов,выход которого подключен к второму вхо- 30 ДУ первого накапливающего сумматора, первый вход блока умножения и деления объединен с первым входом первого накапливающего сумматора и является входом первого перемножаемого сигнала синтезатора частот, второй вход блока умножения и деления является входом второго перемножаемого сигнала синтезатора частот, третий вход блока умножения и деления соеди- 40 пен с первым входом второго накапливающего сумматора и является входом сигнала делимого синтезатора частот, первый и второй выходы блока умножения и деления подключены соответст- 45 венно к первому входу сумматора кодов и к второму входу второго накапливающего сумматора, тактовый вход которого объединен с тактовым входом блока умножения и деления и подключен к

50 опорному входу синтезатора частот

Изобретение относится к радиотехнике и обеспечивает уменьшение уровня помех. Синтезатор содержит накапливающие сумматоры (НС) 1 и 11, регистр 2 памяти, мультиплексор 3, ЦАП 4, интегрирующее звено 5, пороговый злемент 6, формирователь 7 импульсов коммутации,злемент 8 разряда,блок 9умножения и деления (БУД) и сумматор 10кодов. На кодовые входы БУД 9 поступают числа q-1, b, а. Число а задает значение выходной частоты согласно соотношению f, , число b задает значение шага сетки частот /) f fp/b, - количество разрядов входного кода ЦАП 4. БУД 9 выдает частное х и остаток 4х. НС 11 преобразовывает остаток Зх в импульс переполнения. Число х, сформированное сумматором 10, задает емкость НС 1. НС 1 формирует ступенчатую пилообразную функцию x(t).Остаток x.(t) при переполнении НС 1 записывается в регистр 2 по импульсу переполнения p(t). В зависимости от состояния НС 1 формирователь 7 обеспечивает прохождение через мультиплексор 3 одного из чисел: число О - во время действия импульса переполнения, число Xj,(t) - на следующем после переполнения такте опорной импульсной последовательности, число (q-1) - на последующих тактах до переполнения НС 1. 1 ил. (Л Сдд со со со