Устройство дискретно-весового сложения разнесенных сигналов Советский патент 1989 года по МПК H04B7/02 

funf

о ел

3149

Изобретение относится к связи и может быть использовано в системах связи с разнесенным приемом.

Целью изобретения является повы- шение помехоустойчивости.

На чертеже изображена структурная схема описываемого устройства.

Устройство дискретно-весового сложения содержит п каналов весовой обработки, каждый из которых состоит из дискретного согласованного льт- ра 1, вход 2 которого является тактовым, а 3 - информационным, управляемого запоминающего блока 4, фази- руемого регенератора 5 откликов, формирователя 6 весовых коэффициентов, инвертора 7, первого 8 и второго 9 перемножителей, первый 10 и второй 11 сумматоры, решающий блок 12, блок 13 выделения по времени первого маркерного сигнала, элемент 14 задержки и блок 15 выделения тактовой последовательности лидера.

Устройство работает слецукщнм об- разом,

Сигнсшы ветвей после демодуляторо поступают на входы в дискретные согласованные фильтры 1 и далее в запоминающий блок 4; на входы 2 поступа- ют соответствунидие тактовые последовательности. При появлении маркерных сигналов фильтры 1 вырабатывают отклики на них, каждый из которых представляет собой импульс, совпадающий по времени с последним элементом маркерного сигнала. Эти отклики поступают на фазирующий вход регенератора 5, в формирователь 6 весовых коэффициентов, а также на входы бло- ков 13 и 15 выделения первого маркерного сигнала и тактовой последовательности лидера.

Выходные импульсы регенератора 5, временное положение которых соответствует положению сигнала ветви, управляют началом записи сигнала в блок 4, поступая на тактовый вход записи этого блока. Считывание сигналов из блоков 4 всех каналов весовой обработки происходит одновременно - через заданный интервап после появления первого отклиКа. Это выполняется с помощью блока 13 и

элемента 14 задержки. Величина за- деджки выбирается ранной максимальному относительному времени запаздывания между сигналaiei. Задер

5 0

0 5 0

5 j

0

жанньа1 отклик поступает на вход считывания блока 4 каждого канала.

Считывание сигналов производится с тактовой частотой лидера, которая выделяется в блоке 15. Таким образом, сигналы на выходе блока 4 оказываются сфазированными.

В формирователе 6 образуется пакет импульсов, равный числу маркерных сигналов, поступающих на задан- ньм промежуток времени. Число импульсов поступает на перемножители 8, 9 в качестве весового созффици- ента ветви.

Весовые коэффициенты проходят через перемножители 8 или 9 при приеме О или 1 на соответствующие сумматоры (10 или 11) и далее на блок 12, который принимает решение о передаче О или 1. При этом реализуется алгоритм п

5 sign В;); ,(1)

Ы

где v l 11 - сигнал i-й ветви;

В - весовой коэффициент,

равный числу правильно принятых служебных комбинаций зЗофикси- рованный промежуток

времени;

п - число в етвей; 1-1 - выходной сигнал.

Формула изобретения

Устройство дискретно-весового сложения разнесенных сигналов, содержащее первый и второй сумматоры, решающий блок и п каналов весовой обработки, каждый из которых включает в себя инвертор, отличающее- с я тем, что, с целью повышения помехоустойчивости, введены последовательно соединенные блок выделения первого по времени маркерного сигнала и элемент задержки, блок выделения тактовой последовательности лидера, а в каждый канал весовой обработки - последсвательно соединенные дискретный согласованный фильтр и управляемый запоминающий блок, фазируемый регенератор импульсов, формирователь весовых коэффициентов и первый и второй перемножители, при этом выход формирователя весовых коэффициентов соединен с первыми входами первого и второго перемножител ей, выход управляемого запоминающего блока соединен с вторым входом второго перемножителя и через инвертор - с вторым входом первого перемножителя, выход первого перемножителя каждого канала весовой обработки соединен с соответствуюш м входом первого сумматора, выход которого соединен с первым входом решающего блока, выход второго перемножителя каждого канала весовой обработки соединен с соответствующим входом второго сумматора, выход которого соединен с вторым входом решающего блока, выход блока выделения тактовой последовательности лидера соединен с тактовыми входами формирователя весовых коэффициентов и управляемого запоминающего блока каждого канала весовой обработки и с тактовым входом рещающего блока, выход которого является выходом устройства, выход элемента задержки соединен с управляющим входом считывания управляемого запоминающего блока каждого канала весовой обработки, ин

10

977506

формационный вход дискретного согласованного фильтра каждого канала весовой обработки является соответствующим информационным входом устройства, тактовый вход дискретного сог ласованного фильтра каждого канала объединен с соответствующим тактовым входом блока выделения тактовой последовательности лидера и является соответствующим тактовым входом устройства, выход маркерного сигнала дискретного согласованного фильтра каждого канала весовой обработки соединен с соответствующими входами блока выделения первого по времени маркерного сигнала, блока выделения тактовой последовательности лидера и соответственно с входами формирователя весовых коэффициентов и фазируемого регенератора импульсов своего канала весовой обработки, выход фазируемого регенератора импульсов каждого канала весовой обработки соединен с тактовым входом записи уп15

20

25

равляемого запоминающего блока своего канала весовой обработки.

Изобретение относится к связи. Цель изобретения - повышение помехоустойчивости. Устройство содержит сумматоры 10,11, решающий блок 12 и N каналов весовой обработки, содержащие инвертор 7. Для достижения цели введены блок 13 выделения по времени первого маркерного сигнала, элемент задержки 14, блок 15 выделения тактовой последовательности лидера. Считывание сигналов из блоков 4 всех каналов весовой обработки происходит одновременно - через заданный интервал τ_макс после появления первого отклика. Это выполняется с помощью блока 13 и элемента задержки 14. Величина задержки τ_макс выбирается равной максимальному относительному времени запаздывания между сигналами. Считывание сигналов производится с тактовой частотой лидера, которая выделяется в блоке 15. Т. обр., сигналы на выходе блока 4 оказывается сфазированными. 1 ил.