Устройство для отладки программ Советский патент 1989 года по МПК G06F11/28 

f СП

Изобретение относится к вычислительной технике и может быть использовано для автоматизированной отладки программ в режиме реального времени.

Цель изобретения - повьшюние производительности при отладке программ. На чертеже представлена блок-схема устройства для отладки программ..

Устройство содержит первый 1, вто- рой 2 и третий 3 блоки памяти, мультиплексор 4, элемент НЕ 5, первьгй элемент И 6, триггер 7, первый 8, третий 9 и второй 10 элементы ИЛИ, элемент 11 задержки, второй 12, тре- тий 13 и четвертый 14 элементы И, группу 15 из N триггеров, группу 16 из N элементов И и счетчик 17, а также первый 18 и второй 19 информационные входы устройства и вход 20 при- знака режима работы устройства. Кроме того, на схеме обозначены информационный выход 21 устройства, вход 22 признака записи устройства, вход 23 признака чтения устройства, выход 24 признака готовности устройства, группа 25 адресных входов устройства третий информационный вход 26 устройства, вход 27 обращения устройства и вход 28 признака трассировки уст- ройства.

Первый блок 1 памяти в составе устройства для отладки программ выполняет функцию буферного запоминающего устройства, в котором во время Трассировки программы в реальном времени запоминаются адреса и данные, появляющиеся на входе 19 отлаживаемой системы.

Все входы з стройства могут подклю чаться к параллельным портам вьгеода микроэвм, а выход 24 может быть соединен с входом радиального прерывания микроэвм.

Устройство работает в двУх рени- мах: начальной установки и трассировки программы,

Перед началом работы счетчик 17 устанавливают в нулевое состояние, а триггеры группы 15 - в единичное (це пи установки не показаны),

На вход 20 в режиме начальной установки задается низкий уровень напряжения, при этом мультиплексор 4 коммутирует на входы блоков 1-3 па- мяти информацию с входов 18 устройства, низким уровнем напряжения запрещается работа элементов И 12 и 13. В исходном состоянии на входе 23 устройства присутствует низкий уровень напряжения, а на входах 22 и 27 устройства и информационных входах 18, 25, 26 - высокий уровень напряжения. В режиме начальной установки блок I памяти доступен по чтению, Дпя чтени информации из блока 1 памяти на вход 23 необходимо подать единичный импульс. В момент действия импульса на выходе блока 1 памяти появляется 1-шформация из ячейки с адресом, равным содержимому счетчика 7, а по заднему фронту импульса счетчик 7 при- бавлдет единицу. Блоки 2 и 3 памяти в режиме начальной установки доступны по записи. Блок 2 памяти однобитовый и служит для селекции адресов, при которых необходима трассировка программы с учетом ветвления програмы. Для записи в блок 2 памяти необходимо установить адрес ячейки на информационных входах 18 и 25 устройства, подать на вход 26 устройства информацию для записи (единицу, если по данному адресу нужно вести трассировку) и нулев.ой импульс на вход 2 устройства. Такой алгоритм повторяется для всех ячеек блока 2 памяти. Блок 3 памяти служит для определения ветвей, по которым проходит программа. Для записи в блок 3 памяти необходимо на входы 18 установить адрес ячейки блока 3 памяти, затем подать на вход 22 устройства низкий уровень напряжения. По фронту этого сигнала адрес фиксируется в блоке 3 памяти. Затем на входе 18 необходимо установить данные и подать на вход 22 высокий уровень напряжения. Алгоритм повторяется для всех ячеек блока 3 памяти.

Режим трассировки программы начинается при подаче высокого уровня напряжения на вход 20 устройства. В этом режиме мультиплексор 4 подключает входы блоков 1-3 памяти к вхо- .ду 19 отлаживаемой системы. Если необходимо вести полную трассировку программы, на входе 28 режима трассировки устройства устанавливают высокий уровень напряжения. Тогда единица поступает через элемент ИЛИ 9 на информационный вход триггера 7, По сигналам достоверности адреса и данных, (для интерфейса МПИ ОСТ 11,305,903-80 это сигналы ОБМ-SYNC и OTB-RPLAY) элементы И 12 и 13 вырабатьюают единичные импульсы. По

сигналу ОБМ, который устанавливается на цикл одного обмена, разреЕгает- ся работа триггера 7, который импульсом с выхода элемента 13 устанавливается в 1 и открьшается по первому входу элемент И 6. Импульсы с вы- -ходов элементов И 12 и 13, проходя через элемент И 6 и элемент НЕ 5 записывают в блок 1 памяти адреса и данные, поступающие с входа 19 отлаживаемой системы. По заднему фронту этих импульсов прибавляется единица к содержимому счетчика 17, После переполнения счетчика I7 на выход 24 устройства вьщается сигнал о переполнении блока 1 памяти. Однако сплошная трассировка программы целесообразна в очень редких случаях из- эа ограниченного объема блока 1 памяти и трудностей анализа собранной информации, В устройстве предусмотрен режим выборочной трассировки. Отлаживаемая программа разбивается на ветви, по которым может пройти выполнение программы. Характерные для каждой ветви адреса команд на входе в ветвь и выходе из ветви за- письшаются в блоке 3 памяти (записываются на адреса команд, а единица по адресам начала и конца ветви). В зависимости от выбранной ветви в блоке 2 памяти фиксируются адреса команд, при которых необходимо вести трассировку в каждой ветви. На входе 28 устанавливается низкий уровень напряжения. Пока проходит линейный участок программы, блок 3 памяти в работе устройства не участвует. При каждом появлении адреса на входе 19 триггером 7 анализируется содержимое блока 2 памяти, указывающее на то, вести в данном цикле обмена трассировку или нет. При ветвлении программы блок 3 памяти обнаруживает адрес входа в ветвь программы и низким уровнем на i-м выходе первой группы устанавливает i-й триггер, группы 15 .в О, модифицируя адрес блока 2 памяти, В этой области блока 2 памяти могут быть в общем случае выбраны другие адреса для трассировки. При выходе программы из ветви блок 3 памяти обнаруживает адрес выхода из ветви программы и низким уровнем на i-м выходе второй группы устанавливает i-й триггер группы 15 IB 1. Ветвью может быть и любой линейный участок программы. Элемент 1 Г

задержки учитьшает время отработки блоков 2 и 3 памяти,

с Формула изобретения

Устройство для отладки программ, содержащее первьй и второй блоки памяти, счетчик, триггер, .первый эле0 мент ИЛИ, первый и второй элементы И, причем выход счетчика соединен с адресным входом первого блока памяти, выход которого является информационным выходом устройства, выход первого

5 элемента ИЛИ соединен со счетным входом счетчика, вход обращения устройства соединен с входом записи второго блока памяти, прямой выход триггера соединен с первым входом первого эле-

0 мента И, отличающееся тем, что, с целью повышения производитель- ности при отладке программ, в устройство введены третий блок памяти, второй и третий элементы ИЛИ, элемент НЕ,

5 элемент задержки, группа из N триггеров, где N - количество выбранных ветвей программь:, группа из N элементов И, третий и четвертый элементы И и мультиплексор, прг1чем вход признака

0 чтения устройства соединен с первым входом первого элемента И и входом- чтения первого блока памяти, первый и второй информационные входы устройства соединены соответственно с первым и вторым информационными входами мультиплексора, выход которого соединен с информационными входами первого, второго и третьего блоков памяти, вход признака данных устройства соединен с первым входом второго элемента И, выход которого соединен с первым входом второго элемента ИЛИ,- выход которого соединен с вторым входом первого элемента И, вход призна5 ка адреса устройства соединен с первым входом третьего элемента И и с входом установки в О триггера, вход признака режима работы устройства соединен с управляющим входом

0 мультиплексора с вторыми входами второго и третьего .элементов И,, с входом записи третьего блока памяти, инверсный и прямой выходы третьего элемента И соединены соответственно 5 с первым входом четвертого элемента И-И через элемент задержки с вторым входом второго элемента ШЕИ и тактовым входом триггера, вход признака записи устройства соединен с вторым

5

0

входом четвертого элемента И, выход которого соединен с входом обращения третьего блока памяти, каждый выход первой группы информационных выходов третьего блока памяти соединен с Sxo дом установки в О соответствующего триггера группы, каждый выход второй группы информационных выходов третьего блока памяти соединен с вхо- дом установки в 1 соответствующего триггера группы, выход каждого триггера группы соединен с первым входом соответствующего элемента И группы, выходы которых соединены с группой адресных входов второго блока памяти группа адресных устройства соединена с вторыми входами элементов И группы, третий информационный вход устройства соединен с информационным .входом второго блока памяти, информационный выход которого соединен с первым входом третьего элемента ИЛИ, вход признака трассировки устройства соединен с вторым входом третьего элемента ИЛИ, выход которого соединен с информационным входом триггера вьрсод первого элемента И соединен с вторым входом первого элемента ИЛИ и через элемент НЕ с входом обращения первого блока памяти, выход перепол- .нения счетчика является признаком .готовности устройства.

Изобретение относится к вычислительной технике и может быть использовано при автоматизированной откладке программ в режиме реального времени. Цель изобретения - повышение производительности при отладке программ за счет уменьшения объема информации, достаточной для отладки программы. Устройство для отладки программ содержит три блока памяти 1, 2 и 3, три элемента ИЛИ 8, 9 и 10, четыре элемента И 6, 12, 13 и 14, триггер 7, счетчик 17, мультиплексор 4, элемент 11 задержки, элемент НЕ 5, группу 15 из N триггеров и группу 16 из N элементов И. Устройство работает в двух режимах: предварительной установки и трассировки, причем трассировка может быть как выборочной, так и сплошной. Повышение производительности при отладке программ достигается за счет возможности задания различных условий трассировки на различных участках программы. 1 ил.