Устройство для отладки многопроцессорных систем Советский патент 1988 года по МПК G06F11/28 

/Г втложибаенону устройству Фие.1

Изобретение относится к вычисли-, тельной технике и может быть исполь зовано при создании микроЭВМ, микро контроллеров и других устройств на основе микропроцессоров.

Целью изобретения является расширение функциональных возможностей устройства за счет фиксации длительности циклов шины межпроцессорной магистрали.

На фиг,1 приведена схема устройст™ ва для отладки многопроцессорных систем; на - схема одноразрядного блока оперативной памяти.

Устройство состоит из одноразрядного блока 1 оперативной памяти триггера 2,.счетчика.3 импульсов, мультиплексора 4j блока 5 оперативной памяти, счетчика 6 импульсов, схемы 7 сравнения и элемента ИЛИ 8, выходы блокд 5 оперативной памяти подключены к двунаправленной информационной .магистрали 9, На фиг . 1 также обозначены вход 10 признака чтения, первая группа 11 адресных входов устройства вход 12 установки реясима устройства, элемент НЕ 13, выход 14 запроса прерывания., -.вторая группа 15 адр.есных входов устройства, шины устройства, группа 16 информационных входов уст ройства, вход 17 цикла, выход 18 пер полнения счетчиков, вход 19 .тактовый и вход 20 записи устройства,

Устройство работает следующим образом

Цикл отладки ..состоит из этапов управления и трассировки.. На этапе управл.енйя сигнал на входе. 12 имеет уровень лог, Этот сигнал поступает в б лок 1 и разрешает запись в 6ЛОК..1 адреса,-При появлении которого на вторых адресньш входах 15 уст-i ройства йа этапе трассировка прекращается запись-Информагщи в блок 5 оперативной памяти. Аналогично, программируется второе устройство для ; .отладки многопроцессорных систам, Затем управляющая ЭВМ запускает выполнение программ.в отлаживаемом устройстве и.выставляет сигнал згров |Ня лог.,-1 на входе 12 режима уст-. ройства,- что. оаначает переход к эта пу трас(аировкив Но перез оду сигнала на входе 12 режима в состояние лог, триггер 2 устанавливается в единичное, состояние и разрешает счет в счетчике.3 импульсов,.

5

0

5

0

5

0

5

0

На этапе трассировки сигнал на входе 17 имеет уровень лог. М в течение времезШэ пока длится цикл шины первого процессора отлаживаемого устройстваJ и уровень в течение остального времени.. Если циклы шины.идут, непрерывно один за другим, то на входе 17 присутствуют короткие импульсы уровня, лог,о. По положительному перепаду .(переходу из низкого УРОВНЯ..В высокий) сигнала на входа 17 значение на вьасоде счетчика 3 импульсов увеличивается на единицу, присутствующий на управляющем входе мультиплексора 4 сигнал уровня лог .Ч разрешает передачу информации ,на выходы мультиплексора 4 с его-второй-группы информационных входов. Код.ка.выходе счетчика 3 импульсов является.адресом занесения информации .в... блок 5 оперативной па- мяти, информация.заносится по отри- цaтeльнo sy перепаду, (переходу из высокого уровня в низкий) сигнала на 17с .информационной и адресной магистралей первого процессора отлаживаемого устройства и является трассой выполнения программы этим процессором. Одновременно в блок 5 опера- тивной памяти заносится информация с информационных выходов счетчика 6 импульсов, который подсчитьшает число импуль 1ов синхрониза1щи первого, процессора отлаживаемого устройства на входе 19, поступившее с момента последней записи в блок 5 оперативной памяти. При переполнении счетчика 6 импульсов на его выходе переполнения цоявляется импульс уровня лог,1, который, пройдя через схему 7 сравнения, поступает на тактовый вход счетчика 3 импульсов и увеличивает эначе1ше числа на его выходах на единицу, адресуя тем самым следующее .слово блока 5 оперативной памяти,

Если длительность текущего цикла шины превышает два периода появления импульсов на выходе переполнения . счет,чика б импульсов, процесс адресации новрго слова блока 5 оперативной памяти повторяется.

На этапе трассировки коды с магистрали адреса первого процессора отла- Ш1вае.мого устройства поступают также в блок 1 и сравниваются с записанном там адресом останова; при совпадении адресов на выходе блока 1 появляется ; импульс уровня лог,1, который уста-

навливает триггер 2 в нулевое состояние, запрещая счет счетчику 3 импульсов, и через элемент НЕ 13 поступает на выход 14 прерывания устройства. Аналогично работает второе устройство для отладки многопроцессорных систем. Входы прерьгеаний устройств --объе- динены по схеме монтажное ИЛИ, причем нагрузочное сопротивление расположено в управляющей ЭВМ. Импульс прерывания, появивпийся на выходе 14 прерывания устройства, пройдя через элемент ИЛИ 8 каждого устройства, ус10

вход чтения - к входу чтения блока, вход записи - к входу записи блока, а информационньй вход - к информаци онному входу блока, первая группа информационных входов мультиплексор 21 соединена с первыми адресными вх дами блока, вторая группа информатди онных входов с вторьми адресными входами блока, а управляющий вход - с управляющим входом блока.

Блок 1 работает следующим образом.

На этапе управления сигнал на

танавливает в нулевое состояние в каж-ic yпpaвJ яющeм входе мультиплексора 21

15

дом устройстве триггер 2 и запись информации в блок 5 оперативной памяти одновременно прекращается во всех устройствах. Число одновременно работающих устройств для отладки много- п процессорных систем не ограничено двумя и может быть любым.

Реагируя на полученное прерывание,

имеет уровень лог.О, разрешая про хождение кодов на выход мультиплекс ра с его первой группы входов, эти коды являются адресами, по которым управляющая ЭВМ записьгоает в блок 2 оперативной памяти информацию, сопровождая ее управляющим сигналом по входу.20 записи. В-блок 22 опера тивной памяти записывается единица

имеет уровень лог.О, разрешая пр хождение кодов на выход мультиплек ра с его первой группы входов, эти коды являются адресами, по которым управляющая ЭВМ записьгоает в блок оперативной памяти информацию, сопровождая ее управляющим сигналом по входу.20 записи. В-блок 22 опер тивной памяти записывается единица

управляющая ЭВМ останавливает вьтолнение программ процессорами отлаживаемо-25 о адресу прекращения трассировки

го устройства и переходит к этапу и ноль -.по остальным адресам.

управления, уста навливая на входе реНа этапе трассировки сигнал на управляющем входе мультиплексора 2 принимает уровень лог. М и на адр ные входы блока- 22 оперативной пам ти поступают коды с вторых адресны входов узла сравнения. При появлен на этих адресных входах адреса, со падающего с заданным.в качестве ус ловия прекращения трассировки,на в ходе блока 22.оперативной памяти п является сигнал уровня лог. Ч. Ч ние из блока 22 оперативкой памяти производится при .налинии сигнала уровня лог. М на входе чтения уэп сравнения. Формула изобретени

жима 12 сигнал уровня лог.О. При на выходы мультиплексора 4 поступают коды с его первой группы информационных входов, Управляющая ЭВМ, выставляя соответствующие коды на первых адресных входах, может прочитать трассировочную информацию из блока 5 оперативной памяти. Цикл отладки завершен..

Таким образом, зная величину периода импульса синхронизащш каждого процессора отлаживаемого устройства и принимая во внимание, что длительность цикла шины процессора всегда кратна целому числу периодов синхросигнала этого процессора, можно указать момент выполйения любого цикла шины по отношению к моменту прекращения записи информации в блок 5 оперативной памяти. Поскольку запись информации в блок 5 оперативной памяти прекращается одновременно во всех

30

На этапе трассировки сигнал на управляющем входе мультиплексора 21 принимает уровень лог. М и на адресные входы блока- 22 оперативной памяти поступают коды с вторых адресных входов узла сравнения. При появлении на этих адресных входах адреса, совпадающего с заданным.в качестве условия прекращения трассировки,на вы- ходе блока 22.оперативной памяти по является сигнал уровня лог. Ч. Чтение из блока 22 оперативкой памяти производится при .налинии сигнала уровня лог. М на входе чтения уэпа сравнения. Формула изобретения

40

Устройство для отладки многопроцес- 45 сорных систем, содержащее одноразрядный блок оперативной памяти, элемент НЕ, первый триггер, первый счетчик импульсов мультиплексор и блок оперативной памяти, причем первая груп- устррйствах, можно восстановить реаль-gQ па адресных входов устройства соеди- ную последовательность выполнения нена с первой группой ад| есных вхо- различными процессорами отлаживаемого устройства циклов щины.

Возможный вариант реализации блока

дов одноразрядного блока оперативной памяти и с первой группой информаци-; онных .входов мультиплексора группа

1 представлен на фиг.2. В его состав выходов которого соединена с группой

входят мультиплексор 21, выходы кото- адресных входов блока оперативной парого подключены к адресным входам

блока 22 оперативной памяти,, выход

мяти, информационные выходы блока оперативной памяти через двунаправ

вход чтения - к входу чтения блока, вход записи - к входу записи блока, а информационньй вход - к информационному входу блока, первая группа информационных входов мультиплексора 21 соединена с первыми адресными входами блока, вторая группа информатди- онных входов с вторьми адресными входами блока, а управляющий вход - с управляющим входом блока.

Блок 1 работает следующим образом.

На этапе управления сигнал на

имеет уровень лог.О, разрешая прохождение кодов на выход мультиплексора с его первой группы входов, эти коды являются адресами, по которым управляющая ЭВМ записьгоает в блок 22 оперативной памяти информацию, сопровождая ее управляющим сигналом по входу.20 записи. В-блок 22 оперативной памяти записывается единица

На этапе трассировки сигнал на управляющем входе мультиплексора 21 принимает уровень лог. М и на адресные входы блока- 22 оперативной памяти поступают коды с вторых адресных входов узла сравнения. При появлении на этих адресных входах адреса, совпадающего с заданным.в качестве условия прекращения трассировки,на вы- ходе блока 22.оперативной памяти по является сигнал уровня лог. Ч. Чтение из блока 22 оперативкой памяти производится при .налинии сигнала уровня лог. М на входе чтения уэпа сравнения. Формула изобретения

Устройство для отладки многопроцес- 45 сорных систем, содержащее одноразрядмяти, информационные выходы блока оперативной памяти через двунаправ

Изобретение относится к вычислительной технике и позволяет восста- новцть реальную последовательность взаимодействия процессоров отлаживаемого устройства после окончания прогона отлаживаемых программ. Цель изобретения - расширение функциональных возможностей за счет фиксации циклов шины межпроцессорной магистрали. Устройство содержит однозарядный блок 1 оперативной памяти, триггер 2, счетчик 3 импульсов, мультиплексор 4, элемент НЕ 13 и блок 5 оперативной памяти. Устройство дополнительно содержит элемент ИЛИ 8, элемент 7 сравнения и счетчик 6 импуЛь- сов, позволяющие определить момент вьшолнения каждого цикла шины любого процессора по отношению к моменту прекращения занесения информации в блок трассировки устройства. Цель достигается за счет того, что в каждом цикле шины процессора в трассе запоминается длительность этого цикла в периодах сигнала синхронизации процессора, 2 ил. S

которого подключен к выходу блока.

ленную информационную магистраль сое

динены с группой информационных входов одноразрядного блока оперативной памяти и.с информационными входами- выходами устройства, выход одноразрядного блока оперативной памяти через элемент НЕ соединен с вькодом запроса прерывания устройства, информационный вход триггера соединен с

шиной единичного потенциала устройст- Q пульсов, причем выход одноразрядного

блока оперативной памяти и выход элемента НЕ соединены соответственно с прямым и инверсным входами элемента ИЛИ, выход которого соединен с вхова, а выход триггера соединен с входом установки в 0 первого счетчика импульсов, группа информационных выходов которого соединена с второй

группой информационных входов мульти- 15 Д° установки нуля триггера, вход

плексора, вход установки режима устройства соединен с тактовым входом триггера, с входом обращения одноразрядного блока оперативной памяти и управляющим входом мультиплексора, вход признака чтения устройства соединен с входом чтения блока оперативной памяти, вторая группа адресных входов устройстйа соединена со второй

группой адресных входов одноразрядно- 25 переполнения второго счетчика импуль- го блока оперативной памяти и с пер- сов соединены соответственно с третьей Вой группой информационных входов блока оперативной памяти, группа ингруппой информационных входов блока оперативной памяти и с вторым входом схемы сравнения, синхровход устройстформационных входов устройства соедигруппой информационных входов блока оперативной памяти и с вторым входом схемы сравнения, синхровход устройстнена с второй группой информационных Q 33 соединен со счетным входом второго входов блока оперативной памяти, вход счетчика импульсов, признака записи устройства соединен

Г

«ri

с входом записи одноразрядного блока оперативной памяти, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет фиксации длительности циклов шины межпроцессорной маг истра- ли, в устройство введены элемент ИЛИ, схема сравнения и второй счетчик имцикла шины устройства соединен с первым входом схемы сравнения и с входом чтения одноразрядного блока оперативной памяти, выход равенства схе- мы сравнения соединен со счетным входом первого счетчика импульсов, входом записи второго счетчика импульсов и с входом записи блока оперативной памяти, информационные вьгходы и выход

переполнения второго счетчика импуль- сов соединены соответственно с третьей

переполнения второго счетчика импуль- сов соединены соответственно с третьей

группой информационных входов блока оперативной памяти и с вторым входом схемы сравнения, синхровход устройст33 соединен со счетным входом второго счетчика импульсов,

к 13