Устройство для отладки программ Советский патент 1987 года по МПК G06F11/28 

Изобретение относится к ЕГЫЧИСЛИ- ельной технике и может быть испольовано при отладке программ и тести овании микропроцессорных устройств - систем. 5

Целью изобретения является расшиение функциональных возможностей стройства отладки программ за счет

беспечения индикации содержимого ре- Ш гистров общего назначения и указаеля стека отлаживаемого микропроцессорного устройства в покомандном ежиме отладки.

На фиг.1 представлена структурная t5 схема устройства для отладки программ; на фиг.2 - функциональная схема блока задания режима отладки;

на фиг.3 - функциональная схема блока памяти; на фиг.4 - функциональная 20 схема блока формирования адреса; на фиг.5 - функциональная схема блока динамической индикации; на фиг.6 - диаграмма функционирования; на фиг. 7- блок-алгоритм программы выборки -ре- 25 гистра общего назначения (РОН) и УС.

Устройство для отладки программ (фиг.1) состоит из блока 1 задания режима отладки, шифратора 2, блока 3 памяти, регистра 4 адреса, регист- 30 ра 5 данных, мультиплексора 6 адреса памяти, триггера 7 управления, блока 8 формирования адреса, счетчика 9 команд, блока 10 динамической индикации, триггера 11 готовности, j5 элемента И 12, причем к входу 13 данных отлаживаемого микропроцессорного устройства присоединены регистр 5, блоки 3 и 10, к входу 14 адреса - регистр 4, мультиплексор 6, к входу 40 15 управления - блоки 1, 3-и 8. Шина адреса содержит 16 разрядов адреса АО-А15, шина данных - 8 разрядов данных DO-D7, в шину управления входят типовые си.гналы управления микро- 45 ЭВМ: готовность 16, блокировка памяти 17, начало команды 18, выходы блока 1 задания режима имеют следующее функциональное назначение: выход 19 пуска, выход 20 признака началь- jO ного выполнения, выход 21 ввода адреса, выход 22 установки режима, тактовый выход 23, выход 24 ввода данных, выход 25 захват памяти, выход 26 чтения памяти, выход 27 записи, 55 вход 28 подтверждения захвата, информационный выход 29 блока 3 памяти, первый 30 и второй 31 тактовые входы устройства, адресный вход 32 блока

3 памяти, информационный вход 33 блока 8, вход 34 обнуления блока 8, выход 35 управления мультиплексора блока 8, информационный выход 36 блока 8, выход 37 мультиплексора 6.

Блок 1 задания режима отладки (фиг.2) содержит цйфронаборник 38, одно вибратор 39, дешифратор 40 управ ляющих сигналов. Одновибратор предназначен для снятия дребезга циф- ронаборника и формирует тактовый выход блока. Блок задания режима предназначен для формирования сигналов нажатия клавиатуры и управля сг пмх сигналов, инициирующих работу устройства в режиме., заданном оператором с клавиатуры.

Шифратор 2 предназначен для кодирования позиционных выходов цифро- наборника в двоичный код, который подается на регистры адреса 5 и данных 4. Блок 3 памяти (фиг.З) содержит триггер 41 стека, злементы ИЛИ- НЕ 42.1-42.5, элементы И-НЕ 43.1- : 43.4, элемент ИЛИ 44, элементы 45.1 и 45.2 оперативной памяти, элемент 46 постоянной памяти, элементы И 47.1.-47.4, 48.1-48.4. Адресные входы элемента постоянной памяти соединены с входом 49 адресного входа 14, адресные входы элементов оперативной памяти подсоединены к выходу мультиплексора 6. Блок памяти реализует программу выборки содержимого внутренних регистров РОН и УС отлаживаемого микропроцессорного устройства в режиме останова или отладки по шагам.

Регистр 4 адреса предназначен для хранения адресного шестнадцатиразрядного двоичного слова, набираемого на цифронаборнике 38 в режиме прямого доступа к памяти . В этом режиме на сигнал Захват памяти 25 отла киваемая микроЭВМ отвечает сигналом Подтверждение захвата 28, по которому из регистра адреса происходит передача адресного слова на вход 14 адреса.

Регистр 5 данных предназначен для хранения байта данных, набираемого на клавиатуре в режиме прямого доступа к памяти. При поступлении из блока задания режима сигнала Запись памяти 27 регистр данных передает байт данных на вход 13 данных, при поступлении сигнала Чтение па-

мяти 26 в регистр данных заносится байт, считанный из памяти.

Мультиплексор 6 предназначен для коммутации разрядов МАО-МАЗ входа адреса или разрядов АО-АЗ 36 блока формирования адреса и подачи на одноименные адресные входы блока 3 памяти.

Блок 8 формирования адреса и упг- равления мультиплексором (фиг.4)

содержит делитель 50 тактовой частоты, триггер 51 стековых операций, элементы И 52, элемент ИЛИ-НЕ 53, счетчик 54 адреса. Блок 8 предназначен для фиксации стековых операций при выполнении программы выборки содержимого РОН и УС отлаживаемого микропроцессорного устройства и организации адреса хранения содержимого РОН и УС в блоке 3 памяти.

Блок 10 динамической индикации (фиг.5) содержит дешифратор 55 адреса, мощные токовые ключи 56 и 57, светодиодную матрицу 58. Блок пред- назначен для индикации содержимого РОН и УС. На выходы дешифратора 55 адреса непрерывно поступают адреса АО-АЗ 37. При поступлении сигнала Готовность нулевого уровня выходы дешифратора поочередно через мощные токовые ключи 56 подключают горизонтальные шины светодиодной матрицы В соответствии с включенной горизонтальной шиной одновременно на токо- вые ключи 57 подается байт считываемой информации из блока ОЗУ и подключаются соответствующие вертикальные шины светодиодной матрицы. Таким образом светодиодная матрица индици- рует содержимое РОН и УС.

Устройство дпя отладки программ работает следующим образом.

В исходном состоянии триггеры 7 управления и готовности 11 устанавли ваются в нулевое и единичное состояние соответственно и на микропроцессорное устройство поступают управляющие сигналы 16 и 17, обеспечивакмдие его непрерывное выполнение программ.

При задании пошагового режима отладки блок задания режима формирует сигнал War 20, который поступает на триггера 7 управления, на тактовый вход которого поступает

управляющий сигнал Начало команды 18. Таким образом, по началу следующей команды отлаживаемой программы пользователя триггер 7 управления

переходит в другое устойчивое состояние, и элемент И 12 формирует управляющий сигнал Блокировка памяти 17 который отключает основную память микропроцессорного устройства, в которой располагается отлаживаемая программа. Этот же сигнал является сигналом разрещения работы с блоком 3 памяти устройства отладки программ (фиг.6). Далее сигнал с триггера 7 управления открывает счетчик 9 команд, который осуществляет подсчет числа команд блока 3 памяти. Сигнал переноса счетчика 9 команд поступает на тактовый вход И, устанавливает

в нуль триггер 11 готовности. I

Микропроцессорное устройство при получении сигнала Блокировка памяти 17 не приостанавливает свою работу, а принимает единичный байт, соответ- ствуюшяй коду команды RESTART (7), так как шина 13 данных при блокировке основной памяти имеет высокий логический уровень. При выполнении

2и 3 циклов команды RESTART (7) производятся две стековые операции - пересылка содержимого счетчика команд в стек. В этом случае устанавливаются в единицу триггеры 41 и 51, а мультиплексор 6 подключает адреса АО-АЗ 36 счетчика 54 на адресные входа 45 оперативной памяти блока

3памяти, счетчик 54 уменьшает свое состояние на 2 (число пересылок в стек).

Таким образом, оперативная память 45 выполняет функцию стека, а счет- чик 54 - указателя стека, который начинает работу с нулевого состояния независимо от текущего состояния указателя стека микропроцессорного устройства.

Выполнив команду RESTART, микропроцессорное устройство устанавливает адрес 0038 (Н) и начинает выполнение программы выборки РОН и УС (фиг.7), хранимой в элементе 46 постоянной памяти. Счетчик 9 команд отсчитывает с нулевого состояния - число выполняемых команд.

При выполнении программы выборки .РОН и указателя УС (фиг.7) в том случае, когда обращение к оперативной памяти 45 происходит не по стековым операциям, основным признаком тзазделения оперативной и постоянной памяти является разряд МА7, для элемента 45 МА7 v.0, для элемента МА7 .

. Поэтому первая команда постоянной памяти (46),.которая осу ществляет запись пары регистров Н, L в оперативную память (45), содержит в третьем байте команды признак МА7 1.

Команды 6-8 служат ДЛЯ восстановления указателя стека микроЭВМ в результате выполненных стековых команд (фиг.7), Количество стековых операций РОН-лстек, стек- РОН одинаково, поэтому реверсивный счетчик 54 возвращается в исходное состояние. Последняя команда RETURN возвращает микропроцессорному устройству содержимое программного счетчика. При этом счетчик 9 команд устлнавли™ вается в состояние 1111 (соответствующее числу команд программы выборки РОН и УС) и формирует сигнал переноса (4мг,6). Сигнал переноса снимается сигналом Начало команды т.е. текущей команды пользователя. Задним фронтом переноса счетчика 9 на выходе триггера 11 готовности устанавливается сигнал Готовность низкого логического уровня и на выходе элемента И 12 снимается сигнал блокировки памяти 17.

Микропроцессорное устройство принимает код команды программы пользо- вателя из разблокированной памяти и устанавливается в состояние ожидания. Одновременно разблокируется делитель 50, выходной сигнал которого запускает счетчик 54 в пересчетный режим. Мультиплексор 6 коммутирует разряды счетчика 54 на адресные входы 37 оперативной памяти 54 и производится периодическое считывание хранящего в оперативной памяти 45 содержимого РОН и УС. Те же разряды адреса 37 с выхода мультиплексора 6 и считываемое содержимое DO-D7 29 подаются на блок 10 динамической индикации. Блок 10 обеспечивает дешифрацию адге1:ов и подачу считываемой информации и управляющих сигналов на входы мощных элементов (56 и 57). Мощные элементы (56) подключают горизонтальные шины выбора индикаторов РОН, УС, а другие мощные элементы (57) - вертикальные щины разрядов содержимого РОН, УС светодиодной матрицы 5.8. Индикация РОН и УС непрерывно продолжается до появления спедунмцего сигнала Пуск 19

Сигнал Пуск уста.навливает триггер 7 управления в нулевое состояние, а триггер 11 и сигнал Готовность 16 - в единичное состояние, микропроцессорное устройство снимает состояние Ожидание и выполняет ранее принятую команду пользователя. При поступлении следуияцего сигнала Начало команды 18 новой команды происходит установка в единицу триггера 7, элемент И 12 формирует сигнал Блокировка памяти I7 и микроЭВМ принимает единичный байт - код команды RESTART (7). Затем снова повторяется цикл выборки РОН и УС.

Дня перехода в непрерывный режим прогона программ из блока 1 задания режима сигнал Шаг 20 переводится

в нулевой уровень и подается сигнал Пуск 19, При этом сигнал Готовность 16 принимает единичный уровень, Блокировка памяти 17 - нулевой уровень и микропроцессорное

устройство продолжает автоматически прогон программы пользователя.

Формула изобретения

1. Устройство для отладки программ, содержащее блок задания режима отладки, шифратор, регистр адреса и регистр данных, причем информационный и тактовый выходы блока задания

режима соединены соответственно с информационньш и тактовым входами ши(й атора, выход которого соединен с информационными входами регистра адреса и регистра данных, . выходы

разрешения ввода адреса и ввода данных блока задания режима отладки соединеш 1 соответственно с входом записи регистра адреса и первым входом записи регистра данных, о т -

личающе. еся тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения индикации регистров общего назначения и указателя стека в

режиме пошагового выполнения программы, в устройство введены триггер управления, триггер готовности, счетчик команд, элемент И, блок памяти, мультиплексор, блок индикации

и блок формирования адреса, причем выход пуска блока задания режима отладки соединен с нулевым и единичным входами соответственно триггера управления и триггера готовности.

выходы признаков пошагового выполнения и захвата памяти блока задания режима отладки соединеньь соответственно с информационным входом триггера управления и с выходом требования захвата памяти устройства, выход признака чтения памяти блока задания режима отладки соединен с входом записи регистра данных, с входом чтения блока памяти и с входом суммирования адреса блоки формирования адреса, выход признака записи блока задания режима отладки соединен с входом чтения регистра данных, с входом записи блока памяти и с входом

уменьшения адреса блока формирования адреса, вход подтверждения захвата

устройства соединен с входом чтения регистра адреса и с входом разрешения записи регистра данных, вход данных устройства через двустороннюю магистраль соединен с информационными входами-выходами регистра данных и блока памяти и информационным вхо-

20 и выход первого элемента И соединены соответственно с первым и вторым входами элемента , выходы второго элемента И и элемента ИЛИ-НЕ соединены соответственно с входами

дом блока формирования адреса, выход ре-/5 прямого и инверсного счета, второго

гистра адреса соединен с первым информационным входом мультиплексора адреса и с адресным входом блока памяти, признак начала команды устройства соединен с тактовым входом триггера управления и со счетным входом счетчика команд, инверсный выход триггера управления соединен с входом начальной установки счетчика команд и входом обнуления блока формирования адреса, выход переполнения счетчика команд соединен с нулевым входом триггера готовности, единичные выходы триггеров управления и готовности соединены соответственно с первым и вторым входами элемента И, выход которого соединен с входом блокировки блока памяти, единичный выход триггера готовности

счетчика, выходы которого образуют информационный выход блока, второй .вход первого элемента И, второй вход второго элемента И, информгщионный

30 вход триггера, счетный вход, первого счетчика и тактовый вход триггера являются соответственно входом признака записи блока, входом признака чтения блоки, информационным входом

35 блока, первым и вторым тактовыми входами блока, вход начальной установки второго триггера является входом обнуления блока.

403. Устройство по П.1, отличающееся тем, что блок памяти содержит триггер стека, пять элементов ИЛИ-НЕ, элемент ИЛИ, четыре элемента И-НЕ, восемь элементов

соединен с входом разрешения индика- 45 И, два элемента оперативной памяти и

ции блока индикации, с входом готовности блока формирования адреса и с входом обращения блока памяти, тактовый вход устройства соединен с тактовым входом блока памяти и с первым тактовым входом блока формирования адреса, второй тактовый вход устройства соединен с вторым тактовым входом блока формирования адреса информационный выход и выход выбора адреса которого соединены соответственно с вторым информационным входом и управляющим входом мультиплексора, выход которого соединен с вторым

адресным входом блока памяти и с первым информационным входом блока индикации, информационный выход блока памяти соединен с вторым информационным входом блока индикации.

2, Устройство по П.1, о т л и чающееся тем, что блок:, ., ,i формирования адреса содержит первый и второй счетчики, триггер, первый

и второй элементы И и элемент ИЛИ-НЕ, причем вход готовности блока соединен с входом начальной установки первого счетчика и с инверсным входом начальной установки триггера, инверсный выход которого является управляющим выходом устройства, прямой выход триггера соединен с первыми входами первого и второго элементов И, выход переполнения первого счетчика

и выход первого элемента И соединены соответственно с первым и вторым входами элемента , выходы второго элемента И и элемента ИЛИ-НЕ соединены соответственно с входами

прямого и инверсного счета, второго

счетчика, выходы которого образуют информационный выход блока, второй вход первого элемента И, второй вход второго элемента И, информгщионный

вход триггера, счетный вход, первого счетчика и тактовый вход триггера являются соответственно входом признака записи блока, входом признака чтения блоки, информационным входом

блока, первым и вторым тактовыми входами блока, вход начальной установки второго триггера является входом обнуления блока.

3. Устройство по П.1, отличающееся тем, что блок памяти содержит триггер стека, пять элементов ИЛИ-НЕ, элемент ИЛИ, четыре элемента И-НЕ, восемь элементов

И, два элемента оперативной памяти и

элемент постоянной памяти, причем первый тактовый вход и вход признака чтения блока соединены соответственно с тактовым входом триггера

стека и с первым входом первого элемента И-НЕ, выход которого соединен .с первым входом элемента ИЛИ, с первым входом первого элемента ИЛИ-НЕ и с первым инверсным входом чтения

элемента постоянной памяти, выход триггера стека соединен с вторым входом первого элемента ИЛИ-НЕ и с вторым входом второго элемента И-НЕ, выход которого соединен с вто-

рым инверсным входом чтения элемента постоянной памяти,.выход первого элемента ИЛИ-НЕ соединен с первым входом второго элемента ИЛИ-НЕ, выход которого соединен с первым входом третьего-элемента И-НЕ, вход признака записи блока соединен с первым входом четвертого элемента и с первым входом третьего элемента ИЛИ-НЕ, вход признака блокировки соединен с нулевым входом триггера стека, с вторым входом первого элемента И-НЕ и с вторым входом четвертого элемента И-НЕ, выход элемента ШШ соединен с вторым входом третьего элемента И-НЕ, выход которого соединен с вторым входом третьего элемента ИЛИ-НЕ, которого соединен с входом признака чтения первого и второго элементов оперативной памяти, выход четвертого элемента И-НЕ соединен с признаком записи первого и второго элементов оперативной памяти, вход признака обращения блока соединен с входом четвертого элемента ИЛИ-НЕ, выход которого соединен с вторым входом второго элемента ИЛИ-НЕ и с первыми входами первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого элементов И, первый адрес-

ный азход блока, соединен с адресными входами элемента постоянной памяти, вход пятого элемента ИЛИ-НЕ соединен с соответствующим разрядом первого адресного входа блока, выход пятого элемента ИЛИ-НЕ соединен с вторыми входами второго элемента И- НЕ И элемента ИЛИ, второй адресный вход блока соединен с адресными входами первого и второго элементов оперативной памяти, разрядные выходы которых соединены с вторыми входами первого, второго, третьего, четвертого, пятого, шестого, седьмого и

восьмого элементов И, выходы первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого элементов И через двустороннюю информационную магистраль соединены с информационным входами первого и второго элементов оперативной памяти и входами данных, информационный вход триггера стека соединен с соответствующим разрядом информационной магистрали блока, выходы элемента постоянной памяти соединены через двустороннюю информационную магистраль с информационными входами первого и второго элементов оперативной памяти,

информационные выходы которых соединены с информационным выходом блока.

Изобретение относится к вычислительной технике и может быть использовано при отладка программ и при создании аппаратной части специализированных устройств, предназначенных дпя отладки программ. Целью изобретения является расширение функциональных возможностей устройства. Устройство для отладки программ содержит блок 1 задания режима отладки, шифратор 2, блок 3 памяти, регистр 4 адреса и регистр 5 данных, триггер 7 управления, триггер 11 готовности, элемент И 12, мультиплексор 6, блок 8 формирования адреса, блок 10 индикации. Сущность изобретения заключается в том. что для осуществления программно- аппаратной отладки в среде проектируемого микропроцессорного устройства введены элементы сопряжения магистралей адреса и данных, алгоритм работы которых определяется служебными сигналами управляющей магистрали; для организации режима прямого доступа к памяти в блок установки режимов устройства для отладки программ введены регистр адреса, регистр данных, кодер, формирователь управляющих сигналов, позволяющие передать через элементы сопряжения в магистрали микропроцессорного устройства содержимое регистра адреса и регистра данных при сформированных сигналах данного отладочного режима; для реализации покомандного режима выполнения программ с одновременной индикацией регистров общего назначения и указателя стека микропроцессорного устройства введены триггер управления, счетчик команд программной выборки регистров общего назначения, триггер готовности, делитель, блок формирования адресов памяти, блок динамической инхщ- кации, светодиодная матрица. 2 3.п. ф-лы, 7 ил, I (Л 1чд СО sa О а 4 .« cftufj

/

/7

(рие.5

С

фиг.7

Составитель И.Сигалов Редактор Т.Парфенова Техред Л.Сердюкова Корректор Л.Патаи

. . . .

Заказ 783/53Тираж 673Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, , Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул. Проектная, 4