Устройство для обнаружения ошибок при передаче кодов Советский патент 1989 года по МПК G06F11/08 

Изобретение относится к вычислительной технике, может быть использовано в устройствах автоматизированного контроля узлов передачи и является усовершенствованием устройства по авт.св. № 1091211.

Целью изобретения является повьше ние достоверности контроля за счет выявления вида ошибок.

На чертеже представлена функциональная блок-схема устройства.

Устройство для обнаружения ошибок . при передаче кодов содержит входной регистр 1, регистр 2 контрольных разр7щов, блок 3 управления парал- лельлой записью, первый 4 и второй 5 блоки контроля по модулю два, дешифратор 6, элементы ИЛИ , п выходных регистров 8,-8„, п триггеров 9ц-9, п блоков 10/, -10„ контроля на четность, блок 11 формирования сигнала ошибок, селектор 12 ошибок, счетчик 13 импульсов, блок 14 мультилексоров. Селектор 12 ошибок состоит из генератора 15 импульсов, первого элемента И 16,счетчика 17 импульсов, второго элемента И 18, триггера 19 и регистра 20.

Устройство имеет вход 21 информа- ции, вход 22 строба, вход 23 контролных разрядов, вход 24 установки, вых 25 выходной информации, выход 26 сигнала ошибки и выход 27 индикации устройства.

Устройство работает следующим образом.

В исходное состояние устройство устанавливается сигналом, по входу 24 Сброс при записанной во входной регистр 1 нулевой информации. При этом сигнал Сброс через блок 3 управления параллельной записью, элементы ИЛИ 7, -7и поступает на управ- ляющиевходы выходных регистров 8/- 8„ и триггеры 9i -9, обнуляя их. Сигнал Сброс поступает .также на счетчик 13, обнуляя его, в селектор 12 контроля на счетчик 17, обнуляя его, и на вход R-триггера 19. С выхода триггера 19 разрешающий потенциал поступает на вход элемента И 16. Но сигналы с генератора 15 через элемент И 16 не проходят до появления сигнала ошибки на третьем его входе,

На вход 21 информации входного, регистра 1 поступает два байта информации в сопровождении двух контрольных разрядов, подаваемых на вкод 23

контрольных разрядов. Информация с входа 21 с входного регистра 1 и входа 23 контрольных разрядов регистра 2 контрольных разрядов принимается в регистры 1 и 2 по стробу, поступающему с входа 22 строба. Состояние входного регистра 1 контролируется блоками 4 и 5 контроля по модулю два. . Каждый из блоков 4 и 5 контролирует один байт информации, причем каждь1й байт информации поступает в сопровождении своего контрольного разряда который из регистра 2 контрольных разрядов подается на соответствующие блоки 4 и 5. При правильном приеме информации во входной регистр 1 на выходе блоков 4 и 5 сигнал ошибки отсутствует. При возникновении ошибки на выходах блоков 4 и 5 сигнал ошибки поступает на блок 11 формирования сигнала ошибки и на входы блока 14 муль типлексоров. С выхода входного регистра 1 первый байт информации поступает I

на информационные входы выходных регистров 8 ;, -8. Контрольный разряд первого байта информации из регистра 2 контрольных разрядов поступает на триггеры 9, -9у и на блок 4 контроля по модулю два. Второй байт информации из входного регистра 1 поступает на блок 5 контроля по модули два и на дешифратор 6.

Запись информации в выходные регистры 8 -8 и контрольных разрядов в триггеры 9 -9, может осуществляться как последовательно, так и параллельно при обнулении устройства. Элементы lilM 7 -7 обеспечивают эту возможность. Дешифратор 6 служит для управления последовательной записью информации из входного регистра 1 в выходные регистры 8 к -8ц, а также контрольного разряда из регистра 2 контрольных разрядов и триггеры 9у - 9;, в соответствии с информацией, поступающей во втором байте. При последовательной записи информации пер- , вый байт информации в сопровождении контрольного разряда поступает в блок 4 контроля по модулю два и на ин- формационные входы выходных регистров 8 ц 8. Второй байт информации в сопровождении контрольного разряда поступает в блок 5 контроля по модулю два и на дешифратор 6. С одного из возбужденных выходов дешифратора 6 управляющий сигнал через соответствующие элементы ИЛИ 7 -7ц поступает

5 1

на управляющий вход одного из выходных регистров 8,-8 и одного из триггеров 9 -9у1 , при этом первый байт информации и его контрольный разряд записываются в один из выходных регистров и и в один из триггеров 9, 9j,. При последовательной записи в каждый из выходных регистров

8, -8 и триггеров 9 -9 может записываться в любой последовательности любая информация.

При параллельной записи информаци первый байт информации и его контроль ный разряд заносятся во все выходные регистры 8у1 -8f, и во все триггеры

9, -9 соответственно по сигналу Сброс, поступающему через блок 3 управления параллельной записью через элементы ИЛИ 7( -7f,i на управляющие входы выходных регистров триггеров 9 9. Параллельная запись информации применяется, в

основном, для обнуления устройства При этом во входной регистр 1 должны быть записаны все нули. Как при параллельной, так и при последовательной записи информация из выходны регистров 8;, -8 поступает на выходы 25 выходной информации. С выходом регистров 8, - 8„ информация поступае т также на входы соответствующих блоков 10( lOf, контроля на четность, н вторые входы которых поступает информация с триггеров 9, -9,. С выходов блоков .10 -Юу, контроля на четность сигналы поступают на входы блока 11 формирования сигнала ошибки и на блок 14 мультиплексоров.

Блок 11 формирования сигнала ошибки выдает сигналы ошибок при неправильной записи информации во входной регистр, при этом неисправность опре деляется путем сравнения первого байта информации и соответствующего разряда (контрольного) в блоке 4 контроля по модулю два и второго байта и его контрольного разряда в блоке 5 контроля по модулю два. Кроме того, блок 11 выдает сигналы ошибок при записи информации в выходные регистр B -8„, а также при возникновении неисправности в выходных регистрах путем сравнения информации, присутсвующей на выходе соответствующего выходного регистра 8 -8-„, с контроным разрядом соответствующего триггера 9, -9 и и в соответствующем бло

101 10j, контроля на четность.

0

0

5

,Если устройством обнаружена ошибка, то блок 11 формирования сигнала ошибки формирует сигнал, который поступает на выход 26 устройства, а также на элемент И 16 селектора 26 контроля, разрешает прохождение сигналов с выхода генератора 15 на счетчики 13 и 17.

Счетчик 13 обеспечивает управление блоком 14 мультиплексоров, осуществляя последовательное подключение выхода блока 14 мультиплексоров к выходам блоков 4 и 5 контроля по модулю 5 два и выходам блоков 10 10ц контроля на четность. Причем сначала опрашиваются блоки 4,5 контроля по модулю два, а затем блоки 10, -10, контроля на четность. При появлении на выходе блоков 4 и 5 контроля по модулю два и блока 10, -10,, контроля на четность сигнала .ошибки этот сиг..- нал с выхода мультиплексора поступает через элемент И 18 на вход реги- . стра 20 и в регистр 20 записывается информация, присутствующая на выходе с 1етчика 17 и соответствующая номеру опрашиваемого сигнала.

С выхода регистра 20 информация о месте отказа поступает на выход 27 индикации. После обнаружения первого отказа опрос сигналов ошибки продолжается до полного контроля устройства. После окончания контроля с выхода счетчика 17 выдается сигнал конца контроля, которьй, поступая на вход триггера 19, устанавливает его в положение, запрещающее прохождение импульсов с генератора 15, тем самым, останавливая работу селектора 12 ощи- бок. Дальнейшая работа устройства возможна только после подачи сигнала по входу 24 на R-вход триггера 19, которым при отсутствии информации на входе 21 обнуляются все выходные регистры 8;, -8, и триггеры 9 9 ц а также счетчики 13, 17 и триггер 19.

0

5

0

45

Формула изобретения- 1 . Устройство для обнаружения ошибок при передаче кодов по авт.св. № 1091211, отличающе еся тем, что, с целью повышения достоверности контроля за счет выявления вида ошибок, в устройство дополнительно введены селектор ошибок, счетчик импульсов и блок мультиплексоров, . выход которого соединен с первым вхо.- дом селектора ошибок, первый выход ко71509

торого соединен с информационным входом счетчика импульсов, выход которого соединен с входом управления блока мультиплексоров, первые и вторые информационные входы которого соединены с соответствзпощими выходами соответственно блоков контроля на четност.ь и блоков контроля по модулю два, вто

8

нератора импульсов, выход которого соединен с первым входом первого эле- мейта И, выход которого соединен с первыми входами счетчика импульсов, второго элемента Н и является первым выходом селектора ошибок, первый выход счетчика импульсов соединен с первым входом триггера, выход которого сое

Изобретение относится к вычислительной технике, и может быть использовано в устройствах автоматизированного контроля узлов передачи и является усовершенствованием изобретения по а.с. N 1091211. Изобретение, наряду с контролем выходной информации, обеспечивает контроль исправности элементов, входящих в состав устройства, чем обеспечивается повышение достоверности контроля. Устройство для обнаружения ошибок при передаче кодов содержит входной регистр 1, регистр 2 контрольных разрядов, блок 3 управления параллельной записью, первый 4 и второй 5 блоки контроля по модулю два, дешифратор 6, N элементов 7₁-7_N ИЛИ и выходных регистров 8₁-8_N, N триггеров 9₁-9_N, N блоков 10₁-10_N контроля на четность, блок 11 формирования сигнала ошибок, селектор 12 ошибок, счетчик 13 импульсов и блок 14 мультиплексоров. Селектор 12 ошибок состоит из генератора 15 импульсов, двух элементов И 16 и 18, счетчика 17 импульсов, триггера 19 и регистра 20. 1 з.п. ф-лы, 1 ил.

рой вход селектора ошибок подключен к Q динен с вторым входом первого элемен- выходу блока формирования сигнала та И, второй выход счетчика импульсов ошибки, вход блока управления парал- соединен с первым входом регистра, лельной записью объединен с третьим выход которого является вторым выхо- входом селектора ошибок, с установоч- дом селектора, выход второго элемен- ным входом счетчика импульсов и яв- та И соединен с вторым входом рёгист- ляется входом установки устройства, второй выход селектора ошибок является выходом индикации устройства.

ра, второй вход второго элемента И является первым входом селектора, третий вход первого элемента И является вторым входом селектора, вторые

динен с вторым входом первого элемен- та И, второй выход счетчика импульсов соединен с первым входом регистра, выход которого является вторым выхо- дом селектора, выход второго элемен- та И соединен с вторым входом рёгист-

входы счетчика импульсов и триггера объединены и являются третьим входом селектора.-

ра, второй вход второго элемента И является первым входом селектора, третий вход первого элемента И является вторым входом селектора, вторые