Управляемая линия задержки Советский патент 1989 года по МПК H03K5/13 

ел to ел

00 00

Изобретение относится к импульсной технике, электронике и цифровой вычислительной технике и может быть использовано в различных радиотехнических схемах при построении управляемых формирователей и генераторов импульсов, электрически перестраиваемых линий задержки, в специальных элементах ЗУ, устройств управления и связи между цифровыми объек- TaNM, при разработке схем системы синхронизации БИС/СБИС на КОДП-струк- турах и в синтезаторах частот.

Цель изобретения - расширение частотного диапазона при обеспечении независимой регулировки задержки фронтов сигнала.

На фиг.1 приведена принципиальная схема управляемой линии задержки на КВДП-структурах; на фиг.2 - временные диаграммы, иллюстрирующие работу линии.

Управляемая линия задержки (фиг.1) содержит первый 1, второй 2, третий 3, четвертый 4, пятьй 5, шестой 6 МДП-транзисторы соответственно р- и п-типа, в каждом из К каскадов задержки 7-1 - 7-К, включенных последовательно между входной 8 и выходной 9 шинами. Стоки транзисторов 1 и 5, 3 и 6 (2 и 4, см. каскад 7-К) соединены соответственно с шинами питания 10 и общей 11, а между стоками этих транзисторов включены последовательно транзисторы 2 я ft (параллельно включенные группы транзисто- {ров одинакового типа: 1 и 5, 3 и 6 j(cM. каскад 7-К), чьи затворы обра- Ьуют вход 12 каскада, а стоки подключены к выходу 13 каскада (для другого варианта вклкгчения транзисторов в каскаде, например, для каскада 7-К, затворы транзисторов 2 и 4 также образуют вход каскада 7-К). Затворы транзисторов 5 и 6 соответственно соединены с шинами 11 и 10, а затворы транзисторов 1 и 3 подключены соответственно к шинам 14 и 15 управления. В качестве схемы 16 управления линии задержки может быть использован, например обычный инвертор (фиг.1) или более сложная комбинационная схема (например дешифратор, регистр и т,п.),в зависимости от необходимой функции управления, диапазона и дискрета регулировки. Шины 14 и 15 управления каскада 7-1 - 7-К могут также объединяться или на них

могут быть поданы непрерывные управляющие сигналы, что позволяет использовать предлагаемую схему в широ- ком спектре цифровых и аналоговых применений.

Схема управляемой линии задержки работает следующим образом.

Пусть шина 10 питания имеет выO сокий потенциал (1), а общая шина 11 - низкий (0), тогда транзисторы 5 и 6 каждого каскада 7 всегда остаются открытыми, а проводимость транзисторов 1 и 3 зависит от уп5 равляющих потенциалов Ирк и Unn. шин 14 и 15 соответственно. В любом случае линия задержки представляет собой последовательно включенную це- , почку инверторов, в стоковые цепи

0 транзисторов которых (2 и 4) включены управляемые резисторы, образованные транзисторами 1 и 5, 3 и 6 соответственно.

Пусть, например, затворы транзис5 торов 1 и 3 соединены с управляющими шинами С/С в четных/нечетных каскадах, т.е. в 7-2, 7-4, 7-К (7-1, 7-3, 7-(К-1) для К-четное. Тогда при в четных/нечетных каскадах транзисторы 1 и 3 оказываются, соответственно, открытыми/закрытыми и закрытыми/открытыми. Таким образом, в четных/нечетных каскадах проводимость р-канальньк формирующих ветвей оказьшается вьш1е/ниже (больше/меньше) проводимости п-канальных формирующих ветвей. Поэтому схема осуществляет задержку входного сигнала, поступающего, на шину 8. Причем за„ держка переднего фронта сигнала

U . (О

t дц, оказывается больше задержки заднего фронта сигнала , (фиг.2б). Аналогично при (фиг.2в) осуществляется задержка сигнала с большей с величиной по переднему фронту , чем по заднему t „ц,

Следовательно, для данного конкретного применения схемы (фиг. 1), когда управляющая схема 16 - инвертор, 0 причем

0

пк

Гс,вч С в не

четных каскадах нечетных каскадах.

дискретный управляющий сигнал позволяет осуществлять независимую регулировку задержки входного сигнала по заднему или переднему фронту. При этом С О/С 1 соответствуют ком|0

3 мв1сс

)/

бинации задержек (t , t ,,01м ,

-л Moirc -

Таким образом, схема управляемой линии задержки осуществляет задержку входного сигнала без инверсии при К - четном и с инверсией при К - нечетном. Максимальное значение задерки схемы не ограничено.

Сигналы задержки могут также сни- маться с К-выходов каскадов задержки, что расширяет возможности применения схемы, например, в качестве прецизионного формирователя сетки сдвинутых синхросигналов, для ком- пенсации задержек в межсоединениях СБИС или в измерительных системах. В данном устройстве существенно уменшены узловые емкости входной шины и выходного каскада, что увеличивает быстродействие. Формула изобретения

Управляемая линия задержки, содержащая первую и вторую шины питания, входную, выходную и управляющие шины, группу каскадов задержки, состоящих из двух НЛП-транзисторов первого типа и двух транзисторов второго типа в каждом каскаде, причем тран-

/

152588

мой ржпринеадержсни- JQ ржитвеи м- J5 х х. уменьы и ает 20 ия

одерия, 25 шистовоогон- зо

1

зисторы первого типа включены последовательно между первой шиной питания и выходом каскада, транзисторы второго типа включены последовательно между второй шиной питания и выходом каскада, затворы двух транзисторов разного типа образуют вход каскада, а затворы других его транзисторов соединены с соответствующими шинами управления, отличающаяся тем, что, с целью расширения частотного диапазона при обеспечении независимой регулировки задержки фронтов сигнала, в каждом каскаде задержки введены два МДП транзистора разного типа, каждый из которых подключен соответственно параллельно транзистору того же типа проводимости и затвор которого соединен с управляющей шиной, причем затворы введенных ЦП-тpaнзиcтopoв подключены соответственно к второй и первой шинам питания, каскады задержки соединены между собой так, что вход последующего каскада задержки подключен к выходу предьщущего, а входная и выходная шины соединены соответственно с входом первого и последнего каскадов задержки.

Изобретение относится к импульсной технике, электронике и вычислительной технике и может быть использовано в различных радиотехнических системах при построении управляемых формирователей и генераторов импульсов, электрически перестраиваемых линий задержки, устройств управления и связи между цифровыми объектами, при разработке схем системы синхронизации БИС/СБИС на КМПД-структурах и в синтезаторах частот. Целью изобретения является расширение частотного диапазона при обеспечении независимой регулировки задержки фронтов сигнала. Управляемая линия задержки содержит МДП-транзисторы 1-6, в каждом из К - каскадов задержки 7 - 1...7 - К, входную 8 и выходную 9 шины, шину 10 питания, общую шину 11, вход 12 и выход 13 каскада, шины 14 и 15 управления, блок 16 управления. В предложенном устройстве существенно уменьшены узловые емкости входной шины и выходного каскада, что увеличивает быстродействие устройства. 2 ил.