Узел формирования переноса в сумматоре Советский патент 1987 года по МПК G06F7/50 

Изобретение относится к вычислительной технике и может быть использовано при построении универсальных и специализированных цифровых устройств и машин, в частности при построении схем многоразрядных параллельных сумматоров, к цепям переноса которых предъявляются повышенные требования по надежности и быстродействию .

Цель изобретения - упрощение узла

На чертеже представлена схема узл формирования переноса в сумматоре.

Два разряда узла формирования переноса в сумматоре содержат три транзистора 1-3 р-типа, три МДП-тран зистора 4-6 п-типа, первый, второй, третий и четвертый элементы НЕ 7-10, два элемента И-НЕ 11 и 12, два элемента ИЛИ-ИЕ 13 и 14, входы 15 и 16 (2N-1 )-го и 2N-ro разрядов первого операнда,входы 17 и 18 (2Ы-1)-гои 2N-ro разрядов второго операнда,вход 19 переноса, выход 20 переноса, шину 21 питания и шину 22 нулевого потенциала

Узел формирования переноса в сумматоре работает следующим образом.

Пусть потенциал шины 21 питания равен высокому уровню напряжения питания, т.е. равен Лог.1 или 1, а потенциал шины нулевого потенцигша 22 - низкому (нулевому) уровню, т.е. Лог.О или 0.-В работе узла формирования переноса следует различать два режима:

1.Режим формирования собственного переноса в каждом (четном или нечетном) разряде при совпадении сигналов на входах разрядных переменных, когда на выходах схем И-НЕ и ЙЛИ-НЕ возникают одинаковые сигналы.

2.Режим формирования сквозного переноса в соответствующем разряде при несовпадении сигналов входных разрядных переменных.

В первом случае для нечетных разрядов при появлении на выходах первых элементов И-НЕ 11 и ИЛИ-НЕ 13 Уровня 1(0), который, проходя через тр.етий 9 и четвертый 10 элементы НЕ, преобразуется в уровень 0(1), открывая первый 1 (четвертый 4) и закрывая четвертый 4 (первый 1) транзисторы, на выход нечетных разрядов (Pjji ) поступает сигнал с шины 21 питания (общей шины 22), т.е. 1(0).

При несовпадении сигналов входных разрядных переменных а 2N-i (вход

15) и b

ZN-1

(вход 17) в нечетных

разрядах, на выходах первых элементов И-НЕ 11 и ИЛИ-НЕ 13 появляются уровни 1 и О соответственно, которые, пройдя через третий 9 и четвертый 10 элементы НЕ, преобразуются в О и 1 и закрывают транзисторы 4 и 1. В то же время на истоках р-(п-)канального транзистора первого элемента НЕ 7 появляются уровни 1(0) и входной перенос нечетного разряда P.j,

Р.,-ч (вход выход первого эле-

19) поступает на мента НЕ 7 в виде Таким образом, работа нечетных разрядов узла формирования может быть описана логическим уравнением

+ Р

(a2N-i + b2rg--i ) + 2N-2 2N-r 2N-1

(i;

Четные каскады узла формирования переноса работают в тех режимах, что и нечетные. При этом при совпадении сигналов на входах а (вход 16) и (вход 18) на выходах вторых элементов И-НЕ 12 и ИЛИ-НЕ 14 появляются уровни 1 (0) , которые открывают пятый 5 и шестой 6 (второй 2 и третий 3) транзисторы и закрывают второй 2 и третий 3 (пятый 5 и шестой 6) транзисторы, при этом на выход формирователя 20 (2И ) поступает потенциал шины 22 нулевого потенциала

(шины 21 питания), т.е. 0(1), осуществляется режим собственного переноса.

При несовпадении логических уровней входных разрядных переменных чет ных разрядов узла формирования переноса на выходе вторых элементов И-НЕ 12 и ИЛИ-НЕ 14 появляются уровни 1 и О соответственно, которые открывают транзисторы 3 и 6 и закрывают транзисторы 2 и 5. При этом второй элемент НЕ 8 работает в нормальном режиме, т.е. на истоках его р- (п-) канальных транзисторов присутствуют уровни 1 (0), и входной перенос четных разрядов ( ) пройя через второй элемент НЕ 8, поступает на выход 20 (Рг/д). Таким образом, четные каскады узла формирования переноса осуществляют логическую функцию

4N b2N +

2N-1 ZN+bgn)).

(2)

Подставляя (1) в (2), получим

а

2N 2N

+ (а,,.. + b.f.)

2N

t(a2N-i+b2N.i )+P2N-2 2N-r

2N-1

Работа узла формирования переноса отражена в табл.1 (формирование промежуточного переноса в нечетном разряде) и табл.2 (образование выходного переноса в четных разрядах.

Формула изобретения

Узел формирования переноса в сумматоре, содержащий в каждом разряде первый злемент НЕ, первые ЬЩП-тран- зисторы р- и п-типа, а также содержащий в каждом четном разряде вторые МДП-транзисторы р- и п-типа, при-20 ров п-типа второго и третьего элеменчем первый элемент НЕ содержит по МДП-транзистору р- и п-типа, затворы которых соединены и подключены к входу первого элемента НЕ, стоки МДП- транзисторов р- и п-типа первого элемента НЕ соединены и подключены к выходу первого элемента НЕ, вход первого элемента НЕ данного разряда соединен с входом переноса из предыдущего разряда узла, выход первого элемента НЕ данного разряда соединен с выходом переноса в следующий разряд узла .и стоками первых МДП-транзисторов р- и п-типа данного разряда, исток МДП-транзистора р-типа эле- мента НЕ четного разряда соединен со стоком второго МДП-транзистора р-типа данного разряда, исток которого соединен с шиной питания узла, исток МДП-транзистора п-типа элемента НЕ четного разряда соединен со стоком второго МДП-транзистора п-типа данного разряда, исток которого соединен с шиной нулевого потенциала узла, затворы первого и второго МДП- транзисторов р-типа четного разряда соединены соответственно с затворами

;

125674

второго и первого МДП-транзисторов данного разряда, отличающийся тем, что, с целью упрощения узла, он содержит в каждом раз5 ряде элемент ИЛИ-НЕ, элемент И-НЕ, а в каждом нечетном разряде узел содержит второй и третий элементы НЕ, каждый из которых содержит МДП-тран- зистор р-типа и МДП-транзистор п-тиfO па, сток которого соединен с выходом данного элемента НЕ и со стоком МДП- транзистора р-типа данного элемента НЕ, затвор которого соединен с входом даннч/ о элемента НЕ и с затвором ЬЩП15 транзистора п-типа данного элемента НЕ, истоком МДП-транзисторов р-типа второго и третьего элементов НЕ нечетного разряда соединены с шиной питания узла, истоки МДП-транзисто-50 5 5

0

тов НЕ нечетного разряда соединены с шиной нулевого потенциала узла, истоки первых МДП-транзисторов р- и п-типа каждого разряда соединены соответственно с шинами питания и нулевого потенциала узда, затвор первого МДП-транзистора р-типа нечетного разряда соединен с выходом второго элемента НЕ, вход которого соединен с истоком МДП-транзистора п-типа первого элемента НЕ данного разряда и с выходом элемента ИЛИ-НЕ данного разряда, первые и вторые входы элементов ИЛИ-НЕ и И-НЕ соединены с входами соответствующих разрядов первого и второго операндов, выход элемента И-НЕ нечетного разряда соединен с истоком МДП-тразитора р-типа первого элемента НЕ данного разряда и с входом третьего элемента НЕ данного разряда, выход которого соединен с затвором первого МДП-тразистора п-типа первого разряда, затворы первого и второго МДП-транзисторов р- и п-типа четного разряда соединены соответственно с выходами элементов И-НЕ и ИЛИ-НЕ данного разряда.

Примечание.

PZN

входной перенос устройства; выходной перенос устройства.

Таблица2

Примечание. соответствует открытому транзистору;

- соответствует закрытому транзистору.

Таблица 1

15

Редактор В.Данко

Составитель М.Есенина

Техред Л.Олийнык Корректор С.Черни

Заказ 1972/47 Тираж 673.Подписное,

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

Ша

Изобретение относится к вычислительной технике и может быть использовано при гГостроении универсальных и специализированных цифровых устройств и машин, в частности при построении схем многоразрядных параллельных сумматоров, к цепям переноса которьпс предъявляются повышенные требования по надежности и быст родействию. Цель изобретения - упрощение устройства. Два разряда узла формирования переноса в сумматоре содержат три МДП-транзистора р-типа, три МДП-транзистора п-типа, четыре элемента НЕ, два элемента И-НЕ, два элемента ИЛИ-НЕ. Узел формирования переноса может работать в режиме формирования собственного переноса и в режиме формирования сквозного переноса в сумматоре. 1 ил, 2 табл. С/)