Устройство для обработки данных Советский патент 1990 года по МПК G06F15/16 G06F17/14 

Изобретение относится к вычислительной технике и может быть использовано для обработки информации, в частности, типа преобразования Фурье.

Цель изобретения - повышение быстродействия.

На фиг.1 представлена структурная схема устройства; ча фиг.2 - схема блока обработки; на фиг.З - схема узла обработки адреса; на фиг.4 - схема узла обработки данных блока обработки; на фиг.5 - схема узла обработки данных блока обработки; на фиг. 6- схема узла буферной памяти блока обработки; на фиг.7 - схема узла управления блока обработки; на фиг.8 - схе- схема узла управления блока обработки; на фиг.9 - схема элемента управления узла управления; на фиг.10 - схема элемента коммутации узла управления; на фиг.11 - схема элемента управления узла управления; на фиг. 12 - схема элемента управления узла управления; на фиг.13 - временная диаграмма работы узла управления, на фиг.14 - временная диаграмма работы элемента управления; на фиг.15 - временная диаграмма работы элемента управления; на фиг.16 - блок-схема выполнения типовой операции Запись ; на фиг.17 - схема блока буферной памяти.

Устройство обработки данных содержит пеовый блок 1 обработки, первый 2 и второй 3 блоки памяти, блоки прямого доступа, второй блок 5 обработки с четырьмя группами входов-выходов 6-9, первый 10 и второй II блоки коммутации, блок 12 буферной памяти, блок 13 управления, группу из а элементов И 14 (где а - разрядность данных), системную магистраль 15, состоящую из магистрали 16 адреса, магист-

ел

со

о со со оэ

рали 17 данных и магистрали 18 управления, вход 19 режима блока управления, выход 20 блока управления, информационные входы-выходы 21 и 22 устройства, выход 23 блока буферной памяти, выходы 24 и 25 блока прямого доступа, информационный вход-выход 26 устройства, адресные входы 27, информационные входы-выходы 28 первого блока памяти, управляющий вход 29 первого и второго блоков памяти, адресные входы 30 и информационные входы-выходы 31 второго блока памяти.

Блок 5 обработки содержит управ- ляющий вход 32 узла обработки адреса, первый узел 33 управления, узеп 34 . обработки адреса, первый 35 и второй 36 узлы обработки данных, адресный селектор 37, второй узел 38 управле- ния, узел 39 буферной памяти, группу 40 управляющих входов узла 34-36, информационные входы-выходы 41 узлов 34 и 35, выходы 42 адресного селектора, выходы 43 и входы- выходы 44 узла 38, а также управляющий вход 45 узла буферной памяти.

Узел, 34 обработки адреса содержит арифметико-логический элемент (АЛУ) 46, регистр 47, мультиплексор 48, шинный формирователь 49, 50 управления мультиплексором 48, входы 51 управления шинным формирователем 49, входы 52 кода операции АЛУ 46, вход 5

53синхронизации регистра 47, выход

54шинного формирователя 49, выход

55мультиплексора 48, выход 56 регистра 47 и группу управляющих, входов 57 узла обработки адреса.

Узел 35 обработки данных содержит АЛУ 58, шинный формирователь 59, мультиплексор 60, первый и второй регистры 61 и 62, вход 63 управления Шинным формирователем 59, вход 64 управления мультиплексором 60, вход 65 кода операции АЛУ 58, вход 66 синхронизации регистра 61, вход 67 синхронизации регистра 62, выход 68 регистра 61, выход 69 АЛУ 58 и выход 70 мультиплексора 60.

Узел 36 обработки данных содержит АЛУ 71, первый 72 и второй 73 регистры, первый 74, второй 75 и третий элементы И, управляющие входы 77-79 группы узла 36, управляющий вход 80 узла 36, выход 81 регистра 72, выход 82 элемента И 75, выход 83 элемента И 76, выход 84 АЛУ 71 и выход Р5 элемента И 74,

Q

5 0 5

о

,.

0

0

5

Узел 39 буферной памяти содержит первый 86 и второй 87 регистры, шинный формирователь 88, вход 89 синхронизации регистров 86 и 87, вход 90 управления шинным формирователем 88, вход 91 обнуления регистра 87, выход 92 регистра 86, выход 93 регистра 87 и выход 94 шинного формирователя 88,

Узел 38 содержит два триггера 95 и 96, одновибратор 97, семь элементов И 98-104, элемент И-НЕ 105, элемент НЕ 106, входы 107 и 108 режима узла 38, вход 109 синхронизации триггера 95, входы 1,10-114 режима узла 38, вход 115 синхронизации триггера 96, информационный вход 116 триггера 96, инверсный выход 117 триггера 95, информационный вход 118 триггера 95, вход 119 элементов И 99 и 100, вход 120 элемента И 100, входы Г21 элементов И 101-104.

Узел 33 управления содержит три элемента 122-124 управления и элемент 125 коммутации, входы 126-128 режима элемента 124 управления, выходы 129 элемента 123 управления, выходы 130 элемента 124 управления.

Элемент 122 управления содержит вход 131 режима, выход 132 элемента 122, постоянную память (ПЗУ) 133, регистр 134, два одновибратора 135 и 136, триггер . 137, два элемента И 1 38 и 139, элемент ИЛИ 140, выходы 141 и 142 одновибраторов 135 и 136 соответственно, вход 143 синхронизации триггера 137, инверсный выход 144 триггера 137, вход 145 синхронизации и входы 146 управлейия ПЗУ 133.

Элемент 125 коммутации содержит мультиплексор 147, два элемента И 148 и 149, выход 150 мультиплексора 147, вход 151 элемента И 148, вход 152 элемента Ц 149, информационные входы 153 и 154 мультиплексора 147, управляющий вход 155 мультиплексора 147.

Элемент 124 управления содержит два триггера 156 и 157, два одновибратора 158 и 159, элемент И 160, элемент ИЛИ 161, инверсный ныход 162 триггера 156, выход 163 одновибратора 159, выход 164 триггера 156, выход 165 элемента И J60, выход 166 одно- вибратора 158, информационный вход 167 триггера 156 и выход 168 триггера 157.

Элемент 123 управления содержит мультиплексор 169, одновиПратор 170,

дешифратор 171, два элемента 172 и 173 задержки, постоянную память (ПЗУ)

174,регистр 175, два счетчика 176 и 177, первый элемент ИЛИ 178, элемент. И 179, воюрой и третий элементы ИЛИ 180 и 181, выход 182 мультиплексора, входы 183-185 управления мультиплек-ч сором 169, выходы 186 и 187 элемент- тов 172 и 173 задержки, счетный вход 188 счетчика 176, вход 189 синхронизации регистра 175, адресные входы 190-192 ПЗУ 174, выход 193 регистра

175,вход 194 установки в ноль счетчика 176, выход 195 элемента И 179, счетчный вход 196 счетчика 177.

Блок 12 буферной памяти содержит первый шинный формирователь 197, регистр-мультиплексор 198, второй шинный формирователь 199, вход-выход 200 шинного формирователя 197, управляющие входы 201 шинных формирователей 197 и 199, выход 202 шинного формирователя 197, выход 203 регистра-мультиплексора 198, выход 204 шинного фор- миров ателя 199.

Устройство обработки данных работает следующим образом.

Управление работой магистрали 15 в каждый момент времени осуществляет устройство-задатчик (в рамках операционной системы). Задатчиками могут быть либо блок 1, либо блок 4 прямого доступа.

Для начала работы необходимо загрузить внутренние регистры 86 и 87, счетчик 177 блока 5. Если регистр 87 не загружен, блок 5 прозрачен и обмен информацией между блоком 1 и блоками 2 и 3 памяти, а также между бло- ком 4 прямого доступа и блоками 2 и 3 памяти происходит как-будто блока 5 нет. Регистр 87 загружается в последнюю очередь. Его загрузка приводит к началу работы блока 5.

Блок 5 после загрузки регистра 87 переходит в один из своих режимов обработки и передачи информации. В соответствии с каждым режимом блок 5 производит обработку проходящей ин- формации в тот или иной момент времени.

Управление работой блока 5 производится элементом 123 управления и элементом 122 управления. Элемент 123 (элемент асинхронного управления) следит за сигналами, проходящими по магистрали 18 управления и с помощью элемента 125 коммутации управляет

5

0 5

о

д 5

„

5

5

прохождением этих сигналов из блоков 2 и 3 памяти или к блокам 2 и 3 памя ти. В определенный момент в соответствии с определенным признаком, сформированным элементом 124, элемент асинхронного управления передает управление элементу 122 синхронного управления. Элемент синхронного управления отвечает за выполнение определенных арифметических и логических операций в узлах обработки адреса 34 и данных 35, 36.

По окончании выполнения, микропрограммы результат записывается в регистрах 62 и 73, элемент синхронного управления передает управление элементу асинхронного управления для продолжения выполнения выбранного рэжи- ма.

Режим работы повторяется столько раз, сколько определено в счетчике 177. По окончании работы блок 5 выходит в прозрачное состояние для инициации нового обмена.

АЛУ 46 выполняет операции над адресом, приходящим по магистрали 16 или приходящим из узла 35 обработки данных через шинный формирователь 49. АЛУ 46 может выполнять и роль коммутатора, пропуская на выход блока адрес либо из регистра 47, либо через магистраль 16.

Работой узла 35 обработки данных управляет элемент 122 синхронного уп- равления. Узел 35 производит обработку как содержимого регистра 61 и данных, поступающих по магистралям 17 и 18, так и адресов, приходящих с узла 34 через шинный формирователь 59. Операции выполняет АЛУ 58, а результат его работы запоминается в выходном регистре 62 либо пересылается че- чез мультиплексор 60 и шинный формирователь в узел 34 обработки адреса.

Работой узла 36 обработки данных управляет элемент 122 синхронного управления. Узел 36 производит обработку как содержимого регистра 72, так и данных, поступающих через входы-выг ходы 31-32. Операции выполняет АЛУ 71, а результат его работы запоминается в выходном регистре 73. Элементы1 И 74-76 блокируют работу узла 36, если в данное время выполняются операции по обработке адреса между узлами 34 и 35..

Информация с выхода регистра 175 микрокоманд поступает на вход элеменна магистраль 17 из соответствующих регистров. На входы 107 и 108 проходит код операции (чтение либо запись), на вход 109 - сигнал СхЗ. По этому сигналу происходит запись в соответствующие регистры или пропуска -, ние информации из соответствующих регистров на магистраль 17. Сигналы на

яние. Счетчик 177 содержит информацию входе 109 взводит триггера 95 и 96,

о количестве циклов работы и/работает

с декрементом по сигналу со счетчика

176 через элементы И 179 и ИЛИ 181.

На вход мультиплексора 169 подаются

та ИЛИ 180 и обнуляет счетчик 176, сигнализируя о конце микропрограммы, реализующей выбранный режим работы.

Информация со счетчика 177 поступает на вход узла 39 (обнуляет регистр 87) и на вход элемента ИЛИ 180 и сигнализирует о конце работы блока 5 и переход его в прозрачное состопричем сигнал с инверсного выхода 117 триггера 95 через одновибратор 97 подается на вход обнуления триггера 95. Триггер 95, обнуляясь, сбрасывает

входе 109 взводит триггера 95 и 96,

причем сигнал с инверсного выхода 117 триггера 95 через одновибратор 97 подается на вход обнуления триггера 95. Триггер 95, обнуляясь, сбрасывает

Изобретение относится к вычислительной технике и может быть использовано для обработки информации, в частности, типа преобразования Фурье. Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что устройство содержит первый блок 1 обработки, первый и второй блоки 2 и 3 памяти, блок 4 прямого доступа, второй блок 5 обработки, первый и второй блоки коммутации 10 и 11, блок 12 буферной памяти, блок 13 управления и группу из D элементов И, где D - разрядность обрабатываемых данных. 7 з.п. ф-лы, 17 ил.

сигналы с выхода элемента 125 г сигнал 15 триггер 96. Сигналы на входе 119 при

20

25

30

35

на входе 126 соответствует приходу на магистраль 18 сигнала СхЗ; сигнал на выходе 162 - спаду сигнала СхЗ; сигнал на выходе 163 - второму спаду сигнала СхЗ; сигнал на входе 128 - приходу на линию сигнала СхИ 18.

Информация с выхода регистра микрокоманд 75 поступает на узлы 35 и 36 и элементы 122 и 124: сигнал на входе 67 - сигналу выдачи данных из регистра 62 узла 35 обработки данных и регистра 73 узла 36 обработки; сигнал на входе 131 передает управление элементу 122 синхронного управления; сигнал на выходе 129 поступает на элемент 125 и по нему выставляются сигналы на магистраль 18 управления.

Элемент 125 коммутации формирует сигналы состояния системной магистрали (входы 126-128), которые подаются на элемент 124 управления режимом работы. Сигналы с выхода 129 элемента 123 управляют прохождением сигналов с магистрали 18 на вход 19. С помощью мультиплексора 147 имеется воз- О можность подмены кода операции, передаваемого через входы 107 и 108.

Для элемента 124 имеем: сигнал на входе 126 соответствует приходу сигнала СхЗ по магистрали 18, сигнал на 45 входе 127 - обнулению системной магистрали, сигнал на входе 128 - приходу сигнала СхИ. Результатом работе элемента 124 является выдача сигнала с выхода 162 на каждый спад СхЗ, с выхода 163 - на каждый второй спад СхЗ (фиг.15).

Узел 38 начинает свою работу по сигналу с входа 110 адресного селектора 37. В зависимости от информации, приходящей с узла управления 33, узел 38 осуществляет запись с магистрали 17 информации в соответствующие внутренние регистры и выдачу информации

50

55

коде операции Запиоь проходит через элемент И 99 и формирует строб записи на соответствующий регистр в зависимости от информации, поступающей с адресного селектора и входов режима 111-114 узла 38.

Формула изобретения

триггер 96. Сигналы на входе 119 при

0

5

0

5

О

5

0

5

коде операции Запиоь проходит через элемент И 99 и формирует строб записи на соответствующий регистр в зависимости от информации, поступающей с адресного селектора и входов режима 111-114 узла 38.

Формула изобретения

выход блока прямого доступа подключен к первым входам-выходам элементов И группы, вторые входы-выходы которых подключены соответственно к входам- выходам блока буферной памяти, информационный и управляющий входы которого подключены соответственно к третьему и четвертому выходам блока прямого доступа, группа информационных входов-выходов блока буферной памяти подключена к информационному входу- выходу устройства, отличающееся тем, что, с целью увеличения быстродействия, оно содержит второй блок обработки, причем вторая группа информационных входов-выходов первого блока обработки соединена с первой группой информационных входов-выходов второго блока обработки, а вторая группа информационных входов-выходов второго блока обработки соединена с первой группой информационных входов- выходов первого блока памяти, первая группа информационных входов-выходов первого блока обработки соединена с третьей группой информационных входов второго блока обработки, а четвертая группа информационных выходов второго блока обработки соединена с второй группой информационных входов первого блока памяти, вторая группа информационных входов-выходов второго блока коммутации соединена с пятой группой информационных входов-выходов второго блока обработки, а шестая группа информационных входов-выходов второго блока обработки соединена с первой группой информационных входов-выходов второго блока памяти, вторая группа информационных выходов первого блока коммутации соединена с седьмой группой информационных входов второго блока обработки, а восьмая группа информационных выходов соединена с второй группой информационных входов второго блока памяти, группа управляющих входов-выходов блока прямого доступа

45 равления, первая группа выходов ко- торого подключена соответственно к второй группе входов режима второго узла управления, третий, четвертый пятый выходы которого подключены со

подключена соответственно к группе входов-выходов управления второго ответственно к синхровходу узла бука обработки, вторые входы-выходы уп- ферной памяти, к управляющему входу

равления которого соединены с входа-. ми-выходами управления первого и второго блоков памяти.

узел буферной памяти, причем первая группа информационных входов блока подключена соответственно к группе с информационных входов адресного селектора и соответственно к первой группе информационных входов узла обработки адреса, вторая группа информационных входов блока подключена

соответственно к второй группе информационных входов узла обработки адреса, первая группа информационных входов-выходов блока подключена соответственно к группе информационных

5 входов-выходов первого узла обработки данных и соответственно к группе информационных входов-выходов узла буферной памяти, выходы которого подключены соответственно к группе вхо0 |ДОВ режима первого узла управления, первый выход которого подключен к управляющему входу узла буферной памяти, вторая группа информационных входов-выходов блока подключена соответ5 ственно к группе информационных входов-выходов второго узла обработки данных, информационный вход-выход первого узла обработки подключен к информационному входу-выходу узла об0 работки адреса, первая группа выходов , вторая группа выходов и выход блока подключены соответственно к первой группе выходов, вторая группе выходов узла обработки адреса и к вто5 рому выходу первого узла управления, первый вход режима которого подключен к управляющему входу блока, группа выходов адресного селектора подключе- . на соответствнно к первой группе вхо0 дов режима второго узла управления, первый и второй выходы которого подключены соответственно к управляющему входу узла обработки адреса и к второму входу режима первого узла уп5 равления, первая группа выходов ко- торого подключена соответственно к второй группе входов режима второго узла управления, третий, четвертый и пятый выходы которого подключены со-.

о ответственно к синхровходу узла буферной памяти, к управляющему входу

первого узла обработки данных и управляющему входу второго узла обработки данных, вторая группа выходов первого узла управления подключена соответственно к группе управляющих входов узла обработки адреса, первого и второго узлов обработки данных, вход синхронизации блока подключен

к входу синхронизации первого узла управления,

к управляющему входу мальтиплексора, к входу синхронизации второго регистра, к входу записи-чтения второго регистра и к входу кода операции арифметико-логического элемента, второй информационный Твход-выход шинного формирователя, второй информационный вход мультиплексора, второй информационный вход арифметико-логического элемента, информационный вход первого регистра и выход второго регистра подключены соответственно к информационны входам-выходам группы узла.

подключен к информационным входам первого и второго регистров и к второму выходу узла, выход второго регистра

подключен к информационному входу шин7 е СНЬ1м входам установки первого и втоного формирователя и к третьему выходу узла.

рого одновибраторов и инверсному входу элемента ИЛИ, прямой выход первого триггера подключен к входу синхронизации второго триггера, инверсный выход которого подключен к входу первого одновибратора, инверсный выход первого триггера подключен к второму выходу первого элемента управления и к второму входу элемента И, выход которого подключен к входу второго одновибратора, выход которого подключен к прямому входу элемента ИЛИ, выход которого подключен к информационному входу первого триггера, причем второй элемент управления содержит постоянную память, регистр, мульти-. плексор, дешифратор, одновибратор, два счетчика, два элемента задержки, элемент И и три элемента ИЛИ, причем

выход которого подключен к первому вы- 25 первый вход режима второго элемента

ходу узла, второй выход которого подключен к первому выходу элемента коммутатора, второй и третий выходы которого подключены соответственно к первому и второму выходам первой группы узла, первый выход третьего элемента управления и второй выход второго элемента управления подключены соответственно к первому и второму выходам второй группы узла, третий 35 TOH информационные выходы которого

подключены соответственно к первому, второму и третьему адресным входам постоянной памяти и соответственно к первому, второму и третьему входам элемента .И, выход которого подключен к первому входу третьего элемента ИЛИ, выход которого подключен к счетному входу первого счетчика, выход переноса которого подключен к перво-

выход второго элемента управления подключен к второму входу режима третьего элемента управления, второй выход которого подключен к четверто- . му входу режима второго элемента уп- до равления, первый и второй выходы первого элемента управления подключены соответственно к пятому и шестому входам режима второго элемента управле ния, четвертый и пятый выходы которо- 45 му выходу второго элемента управления го подключены соответственно к второ- и к второму входу второго элемента му информационному и управляющему ИЛИ, второй вход режима второго эле- входам коммутатора, вход синхрониза-.. мента управления подключен к инфор- ции узла подключен к входу синхронизации третьего элемента управления, 50 причем первый элемент управления содержит два триггера, два одновибратора, элемент И и элемент ИЛИ, причем первый вход режима первого элемента

55

управления подключен к входу синхронизации первого триггера, к информационному входу второго триггера и к первому входу элемента И, второй вход режима первого элемента управления

мационному входу первого счетчика, к четвертому адресному входу постоянной памяти и к второму информаци- онному входу мультиплексора, третий вход режима второго элемента управления подключен к входу синхронизации первого счетчика и к второму входу третьего элемента ИЛИ, четвертый, пятый и шестой входы режима второго элемента управления подключены соответственно к третьему, четвертому и

объединён с выходом первого одновиб- ратора и подключен к первому выходу первого элемента управления, к инверрого одновибраторов и инверсному входу элемента ИЛИ, прямой выход первого триггера подключен к входу синхронизации второго триггера, инверсный выход которого подключен к входу первого одновибратора, инверсный выход первого триггера подключен к второму выходу первого элемента управления и к второму входу элемента И, выход которого подключен к входу второго одновибратора, выход которого подключен к прямому входу элемента ИЛИ, выход которого подключен к информационному входу первого триггера, причем второй элемент управления содержит постоянную память, регистр, мульти-. плексор, дешифратор, одновибратор, два счетчика, два элемента задержки, элемент И и три элемента ИЛИ, причем

управления подключен к первому информационному входу мультиплексора, к первому входу первого элемента ИЛИ, к входу установки в О регистра, к входу устаноки в О первого счетчика и к первому входу второго элемента ИЛИ, выход которого подключен к инверсному входу установки в О второго счетчика, первый, второй и треподключены соответственно к первому, второму и третьему адресным входам постоянной памяти и соответственно к первому, второму и третьему входам элемента .И, выход которого подключен к первому входу третьего элемента ИЛИ, выход которого подключен к счетному входу первого счетчика, выход переноса которого подключен к перво-

му выходу второго элемента управления и к второму входу второго элемента ИЛИ, второй вход режима второго эле- мента управления подключен к инфор-

му выходу второго элемента управлени и к второму входу второго элемента ИЛИ, второй вход режима второго эле- мента управления подключен к инфор-

мационному входу первого счетчика, к четвертому адресному входу постоянной памяти и к второму информаци- онному входу мультиплексора, третий вход режима второго элемента управления подключен к входу синхронизации первого счетчика и к второму входу третьего элемента ИЛИ, четвертый, пятый и шестой входы режима второго элемента управления подключены соответственно к третьему, четвертому и

пятому информационным входам мультиплексора, выход которого подключен к входу одновибратора, выход которого подключен к счетному входу второго счетчика и к второму входу первого элемента ИЛИ, выход которого подключен к входу синхронизации,регистра, первый выход которого подключен к управляющему-входу мультиплексора и к входу дешифратора, выходы с второго по шестой регистры подключены соответственно к выходам с второго по пятый второго элемента управления и третьему входу второго элемента ИЛИ, выход постоянной памяти подключен к информационному входу регистра, первый и второй инверсные выходы дешифратора подключены соответственно к входам первого и второго элементов задержки, выходы которых подключены соответственно к шестому и седьмому информационным входам мультиплексора, причем третий элемент управления содержит постоянную память, регистр, два одновибратора, триггер, два элемента И и элемент ИЛИ, причем первый и второй входы режима третьего элемента управления подключены соответственно к первому адресному входу по- стоянной памяти и к входу первого одновибратора, выход которого подключен к входу элемента ИЛИ, инверсный выход которого подключен к входу .синхронизации триггера, инверсный выход которого подключен к первому входу первого и второго элементов И, инверсный выход первого элемента И подключен к входу синхронизации постоянной памяти, первый выход которой подклю- чен к первому информационному входу регистра, выход которого подключен к второму адресному входу постоянной памяти и к первому выходу третьего элемента управления, второй выход по- стоянной памяти подключен к второму выходу третьего элемента управления, к второму информационному входу регистра и к входу второго одновибратора,

5 0 0 5

5

выход которого подключен к второму входу элемента ИЛИ, вход синхрониза-. ции третьего элемента управления подключен к второму входу первого элемента И и второму входу второго элемента И, инверсный выход которого подключен к входу синхронизации регистра.

28

/

чо см

57

/to 5V

Sm

45

59

68

69

60

61

67 CL

18

Фм.Ч

67

C)3

40

ST

П

at

Фн.У

V5 C35 C58j&

W.f

HoSS HoS) joX Ho 39

4t

Wx

HoSS..

IS

40

Ha MM 36

т

Q7

2u

т

y,Q§

91,94 Ak-«9

ЧЬ+НаЦЬб

™ С38

Щ

1536396

НаП5 щ HoS@ ±-лI

т.

т

1

109

IS

1Sf

152

т

w сиз

Фиг.10

9

т

107

108

т

19

т

150

153

Я

Г/55

Фиг. 11

Фие.П

г.

&

t

$«.Я

Ж. CW

flfo.rv

126

W

т

т

Ж

16S

т

fin.1S

ОЗУ

I I

05ра5ощмз

, Задатчик

Режим Зопась

Ожидание Jiem. ЈX3oai эадоячи ко

Втро5ирование, данные 8 ffty СхЗ не пропускается

Ъ

8ыл0 менЈ/е операции

L

Выдаю данных (рез -лю)б0М передачам {ОЗУ

uxudawe Jte/tr Јi/i/30 L

Освобождение шины данных

Фиг. 16

19

202

198

105

т

гб /

Фиг:77