Устройство для сопряжения ЭВМ с магистралью локальной сети Советский патент 1993 года по МПК G06F13/00 

о

Ю

С

Изобретение относится к вычислительной технике.

Известно устройство для сопряжения ЭВМ с магистралью локальной сети, содержащее блок прерывания, регистры данных ввода и вывода, первые усилитель-приемник и усилитель-передатчик, первые генератор и счетчик, регистр состояний и команд, дешифратор адресов регистров и управляющих сигналов, элемент И, блока управления магистралью. Последний состоит из счетчика, четырех формирователей импульса, двух групп элементов И, восьми элементов И, пяти элементов ИЛИ, пяти триггеров, трех элементов задержки, двух генераторов, группы элементов ИЛИ, элемента И-НЕ, трех усилителей-приемников, трех усилителей-передатчиков, элемента Н Е и двух переключателей (авт, св. СССР № 1411764, кл. G 06 F 13/14, 06.11.87). Устройство позволяет строить такую локальную сеть ЭВМ, где инициатором обмена может быть любая ЭВМ, однако пропускная способность такой сети недостаточно высока.

Известна также система передачи данных (заявка Японии № 61-235966, кл. G 06 F 13/00, Н 04 L 13/00, 1986), содержащая запоминающее устройство, счетчик, блок управления, преобразователь параллельного кода в последовательный и преобразователь последовательного кода в параллельный. Производительность данной системы невысока.

Наиболее близким к предлагаемому по технической сущности является устройство для сопряжения ЭВМ с магистралью системы (авт.св. СССР Мз 1487052, кл. G 06 F 13/00, 1987), содержащее буферный регистр, дешифратор команд, дешифратор адреса, дешифратор состояния, одновибратор, формирователь импульсов, первый шинный формирователь, узел выделения информации, блок управления, коммутатор, второй шинный формирователь, задатчик адреса, регистр адреса и генератор импульсов, В указанном устройстве в каждом блоке связи с магистралью группы выход первого шинного формирователя соединен с информационным входом узла выделения информации, первый и второй выходы которого соединены соответственно с входом синхронизации буферного регистра и с входом формирователя импульсов, выход первого шинного формирователя соединен с входом одновибратора, первый и второй выходы которого соединены соответственно с установочным входом узла выделения информации и с входом блока управления, первый и второй выходы формирователя импульсов соединены соответственно с входом сброса узла выделения информации и с входом блока управления, вход синхронизации адреса которого соединен с выходом дешифратора состояния,

первый и второй выходы блока управления соединены соответственно с входами разрешения записи и разрешения сдвига буферного регистра, третий, четвертый и пятый выхода блока управления соединены

соответственно с первым входом дешифратора состояния, с управляющими входом коммутатора и с входом синхронизации регистра адреса, информационный вход и выход которого соединены соответственно с

5 выходом задатчика адреса и с первым информационным входом коммутатора, второй информационный вход и выход синхронизации которого соединены соответственно с первым информационным вхо0 дом буферного регистра и с выходом генератора импульсов, выход коммутатора соединен с входом второго шинного формирователя, информационный вход, второй, третий и четвертый информационные выхо5 ды буферного регистра соединены соответственно с информационным входом и выходом блока связи с магистралью, с входами дешифратора команд и дешифратора адреса, второй и третий входы дешифратора

0 состояния соединены соответственно с выходами дешифратора команд и дешифратора адреса.

Известное устройство позволяет унифицировать обмен информацией при обьеди5 нении всех ЭВМ в классах программированного обучения, но производительность обмена информацией недостаточно высока.

Целью изобретения является повышеQ

ние производительности устройства для сопряжения ЭВМ с магистралью локальной сети за счет организации передачи данных массивами.

Цель достигается тем, что в устройство

5 для сопряжения персональной ЭВМ с магистралью локальной сети, включающее генератор импульсов, блок управления, регистр адреса, блоки приема и выдачи информации, регистр данных, входной и выходной

0 усилители и узел развязки, линейные входы- выходы которого подключены к локальной сети, выходы соединены с входами входного усилителя, а входы - с выходами входного усилителя, причем управляющий вход реги5 стра адреса соединен с первым выходом блока управления, выходы входного усилителя и входы выходного усилителя соедине- ны соответственно с входами блоков приема и выдачи информации, выход регистра данных соединен с входом блока выдачи информации, а управляющий вход регистра данных - с выходом блока управления, введены входной и выходной регистры, арифметико-логический блок, буферная память, элемент ИЛИ, блок индикации, при этом выходы блока управления соединены соответственно с управляющими входами входного и выходного регистров, арифметико-логического блока, буферной памяти, вход блока индикации подключен к сигнальному входу блока приема, информационный вход которого подключен к внутренней шине данных, соединенной также с информационным выходом входного регистра и информационным входом выходного регистра, входы-выходы данных буферной памяти, арифметико-логического блока, информационный вход и выход записи входного регистра и вход чтения выходного регистра соединены с соответствующими выходами ЭВМ, соответствующий вход которой подключен к выходу данных выходного регистра, первый адресный вход буферной памяти соединен с выходом регистра адреса, выход генератора соединен с тактовым входом арифметико-логического блока, первый и второй входы элемента ИЛИ соединены соответственно с выходами записи и чтения блока управления, выход элемента ИЛИ соединен с входом обращения буферной памяти, адресный выход блока управления - с вторым адресным входом буферной памяти; блок приема информации содержит семь триггеров, форми- рователь импульсов, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, регистр сдвига, выходной регистр, элемент И, а блок выдачи - два триггера, входной регистр, преобразователь параллельного кода в последовательный,счетчик, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и два элемента И.

Благодаря введению входного и выходного регистров, арифметико-логического блока, буферной памяти, элемента ИЛИ и блока индикации с соответствующими связями, а также новому выполнению блоков приема и выдачи информации заявляемое техническое решение приобретает новые свойства, получение которых не обеспечивает прототип и другие технические решения, а именно создается возможность повысить производительность за счет организации передачи данных массивами (пакетами).

Схема предлагаемого устройства приведена на фиг. 1; на фиг.2 изображена схема блока приема информации; на фиг.З - схема блока выдачи информации; на фиг.4 - схема блока управления.

Устройство содержит (фиг.1) тактовый генератор 1, блок 2 управления, регистр 3 адреса, блок 4 приема информации, блок 5 выдачи информации, регистр б данных, входной усилитель 7, выходной усилитель 8, узел 9 развязки, входной регистр 10, выходной регистр 11, арифметико-логический блок 12, буферную память 13, состоящую из буферов 13.0; 13.1; 13.2, 13.3, элемент ИЛИ

0 14 и блок 15 индикации. Линейные входы- выходы узла 9 развязки подключены к локальной сети, выходы узла 9 развязки соединены с входами входного усилителя 7, а входы - с выходами выходного усилителя

5 8. Управляющий вход регистра 3 адреса соединен с первым выходом блока 2 управления. Выходы входного усилителя 7 и входы выходного усилителя 8 соединены соответственно с входами блока 4 приема и выхо0 дами блока 5 выдачи информации. Выход регистра 6 данных соединен с входом блока 5 выдачи информации, а управляющий вход - с выходом блока 2, Управляющие входы блоков 4, 5 соединены также с соответству5 ющими выходами блока 2, соединенного также с управляющими входами регистров 10, 11, арифметико-логического блока 12, буферной памяти 13. Вход блока 15 подключен к сигнальному выходу блока 4, информа0 ционный вход которого подключен к внутренней шине данных, соединенной также с информационным выходом регистра 10 и информационным входом регистра 11. Входы-выходы данных буферной памяти 13,

5 арифметико-логического блока 12, информационный вход и вход записи регистра 10 и вход течения регистра 11 соединены с соответствующими выходами ЭВМ, соответствующий вход которой подключен к вы0 ходу данных регистра 11. Первый адресный вход буферной памяти 13 соединен с выходом регистра 3, выход генератора 1 - с тактовым входом арифметико-логического блока 12. Первый и второй входы элемента

5 ИЛИ 14 соединены соответственно с выходами записи и чтения блока 2, выход элемента ИЛИ 14 соединен с входом обращения буферной памяти 13, адресный выход блока 2-е вторым адресным входом

0 буферной памяти 13.

Блок 4 информации (фиг.2) содержит триггеры 16-22, элемент И 23, формирователь 24 импульсов, выполненный, например, на микросхеме 155АГЗ 25, резисторах

5 26, 27 и конденсаторе 28, регистр 29 сдвига (микросхема 531ИР24), выходной регистр30 (микросхема 555ИР23), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 31, счетчик 32 (микросхема 555ИЕ10). Опознаватель 33 преамбулы содержит элемент И 34, счетчик 35 и триггер

36 готовности. Преамбула состоит не менее чем из восьми нулей и стартовой 1. Блок

37 индикации содержит формирователь 38 импульса (микросхема 155АГЗ) с резистором 39 и конденсатором 40, светодиод 41 и резистор 42.

Блок индикации предназначен для информирования пользователя о состоянии сети. Он горит во время перестройки. Часто происходящие перестройки свидетельствуют о неблагополучном состоянии системы. Методом последовательного отключения выявляется устройство, являющееся инициатором перестройки, которое заменяется на исправное.

Блок приема информации работает следующим образом.

Биполярные сигналы, принятые из лини локальной сети, усиливаются усилителем 7 и поступают на С-входы триггеров 16, 17, с выходов которых через элемент И 23 подаются на С-вход триггера 18. С прямого выхода последнего сигнал поступает на установочный вход триггера 19, а с инверсного выхода информационный сигнал поступает на вход формирователя 24 импульсов, который формирует синхросигналы, и на вход данных регистра 29 сдвига. Таким образом происходит преобразование кода двойная частота (DF) в данные и синхросигналы, На регистре 29 сдвига происходит преобразование последовательного кода в параллельный. По накоплении 8 бит данные переписываются в регистр 30, с которого сигналы чтения поступают на внутреннюю шину данных (ДВ) устройства.

Блок 5 выдач информации (фиг.З) содержит триггер 43, входной регистр 44 (микросхема 555ИР23), регистры 45. 46 (микросхемы 555ИР16), счетчик 47, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 48, элементы И 49, 50, триггер 51. Регистры 44, 45 и 46 образуют преобразователь параллельного кода в последовательный.

Выходной усилитель 8 состоит из элементов И 52. 53. Узел 9 развязки состоит из резисторов 54,55 и развязывающего трансформатора 56.

Блок выдачи информации работает следующим образом.

С внутренней шины данных ДВ восьмиразрядный код по сигналу записи из блока 2 управления записывается в регистр 44. Затем под управлением счетчика 47, данный код в регистрах 45, 46 преобразуется в последовательные сигналы, которые с помощью элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 48 и 49,50 и триггера 51 по синхросигналам со счетчика 47 преобразуются в код двойная частота DF. Последний через усилитель

8, управляемый сигналами с выхода триггера 43. и узел 9 развязки поступает в линию связи локальной сети.

Блок 2 управления (фиг.4) выполнен в

виде микропрограммного автомата и содержит формирователь 57 адреса (микросхема 1804ВУ4), постоянную память 58 (выполненную на микросхемах 556РТ18), регистр 59 микрокоманд (531ИР23), генератор 60 кон0 станты (555АПЗ), дешифратор 61 записи, дешифратор 62 чтения, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 63, мультиплексор 64 синхроимпульсов, триггеры 65, 66.

Блок управления организует работу

5 всех блоков, входящих в состав устройства. Он работает следующим образом.

Микрокоманда, исполняющаяся в текущем такте, хранится в конвейерном регистре 59. Генерацию последовательности

0 адресов микрокоманд и анализ условий выполняет формирователь 58 адреса, Дешифраторы 61 и 62 осуществляют выбор источников и приемников информации на внутренней шине ДВ устройства. Поле эд5 реса формирователя 57 совмещено в микро- программе с полем константы, формируемой генератором 60.

Устройство работает следующим образом.

0 Способ передачи данных последовательный с блокировкой в пакеты. Максимальный размер пакет 256 байт. Способ кодирования данных-двойная частота (DF), Скорость передачи данных 4 млн.бод.

5 В регистре 10 задействованы следующие разряды. О - СЕ читается всегда нулем, при записи инициирует переход устройства в режим приема команды, 1 - СД - устройство готово к приему команды (только чита0 ется). Регистры 10 и 11 байтовые, т.е. пишутся и читаются только его младшие восемь разрядов, в старших разрядах читаются всегда нули.

ЭВМ обменивается с устройством ко5 мандами по следующему протоколу ЭВМ передает (записывает в регистр 10) устройству байт команды, за которым могут следовать дополнительные байты уточнения, устройство возвращает (через регистр 11)

0 байты результата выполнения команды. Непосредственно после записи кода команды устройство гасит бит СД, Устанавливается СД автоматически после завершения команды. Исключение составляет команда

5 обмена с буферной памятью 13, которую устройство не завершает по собственной инициативе (буферная память читается и пишется циклически), для завершения обмена необходимо записать бит СЕ в регистр 10.

Устройство выполняет следующий набор команд.

Чтение состояния, код команды 0. Устройство в ответ передает три статусных байта во внутренние регистры блока 12:

STS - статус завершения операций.

BSO - маска готовых к передаче буферов,

BST - маска готовых к приему буферов (на фигурах не показаны).

После завершения команды устройство обнуляет STS и биты с 4 по 7 в BSO. По завершении операции в выходном регистре 11 устанавливается номер устройства (задается набором переключателей, на фигурах не показаны). STS, BSO, BS1 - внутренние регистры блока 12. Они содержат следующую информацию.

Регистр BSI:

бит 0 - разрушение приема адресных пакетов в буфер 13.0

1-13.1

2-13.2

3-13.3 4 - разрешение приема вещательных пакетов в буфер 13.0

5-13.1

6-13.2

7-13.3 При приеме пакета в любой буфер гасятся оба бита, соответствующие этому. Регистр BSO:

бит 0 - требование передачи пакета из буфера13.0

1-13.1

2-13.2

3-13.3

биты 4...Б - код завершения передачи

бит 0 - нет ошибок

1 - тайм-аут на запрос буфера

2 - отказ на запрос буфера

3 - неидентифицированный пакет на запрос буфера

4 - тайм-аут в ответ на передачу пакета

5 - отказ в ответ на передачу пакета

6 - неидентифицированный пакет в ответ на передачу пакета.

7 - не обслужен отказ передачи - попытка запустить передачу при наличии ненулевого кода в разрядах 4-6 регистра BSO. В этом случае команда пуск передачи игнорируется. При ошибочной передаче из какого-либо буера в регистре BSO сбрасываются биты с 0 до 3, т.е. дальнейшие передачи отменяются.

При нормальном завершении передачи Из любого буфера сбрасывается соответствующий этому буферу бит разрешения передачи в BSO

Регистр STS:

биты 0...3 - бит буфера, на котором про- 5 изошел отказ при передаче

бит 6 - завершена команда Сброс

7 - требование прерывания, устанавливается по завершении обмена и по окончании исполнения команды Сброс. 0 Сброс устройства, код команды 1.

Устройство очищает регистры блока 12 BSO, BSI и после завершения текущих операций с сетью устанавливает биты б и 7 в регистре STS и бит СД в регистре 10. При- 5 нудительное завершение этой команды установлением бита СЕ невозможно.

Обмен с буферной памятью, код команды 2.

Следом за кодом команды в регистр 10 0 записываются указатель по буферу, номер буфера, направление обмена (0- запись, 0 -чтение). В случае записи ЭВМ передает байты данных, которые записываются в указанный буфер памяти 13. При команде 5 Чтение устройство последовательно выдает байты данных, находящиеся в указанном буфере памяти 13.

Пуск передачи, код команды 3. ЭВМ записывает маску буферов памяти 0 13, готовых к передаче. Новая маска при- формировывается по ИЛИ к текущему содержимому регистра. Первым передается содержимое буфера с наименьшим номером. 5 Разрешение приема, код команды 4.

8 устройство передается маска с указанием буферов памяти 13, в которые разрешён прием. Биты 0...3 - разрешение приема адресных пакетов, биты 4.„7 - разрешение 0 приема вещательных сообщений. Новая маска приформировывается по ИЛИ к текущему содержимому регистра.

Запрос прерывания вырабатывается ус- 5 тройством по завершении приема или передачи сообщений из любого буфера 13.0-13.3 при установленном бите СД в регистре 10 и по завершении исполнения команды сброс.

0 В таблице приведено расположение информации в каждом буфере памяти 13 для принятого пакета.

(56) Авторское свидетельство СССР 5 N51411764, кл. G 06 F 13/14, 1987.

Авторское свидетельство СССР № 1487052, кл. G Об F 13/00, 1987.

Формула изобретения

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭВМ С МАГИСТРАЛЬЮ ЛОКАЛЬНОЙ СЕТИ, содержащее тактовый генератор, блок управления, регистр адреса, блоки приема и выдачи информации, регистр данных, входной и выходной усилители и узел развязки, линейные вход-выход которого подключены к локальной сети, выходы узла развязки соединены с входами входного усилителя, а входы узла развязки - соответственно с выходами выходного усилителя, управляющий вход регистра адреса соединен с первым выходом блока управления, выходы входного усилителя и входы выходного усилителя - соответственно с входами и выходами блоков приема и выдачи информации, выход регистра данных соединен с входом данных блока выдачи информации, а управляющий вход регистра данных - с первым выходом блока управления, управляющие входы блоков приема и выдачи информации соединены также с первым выходом блока управления, отличающееся тем, что, с целью повышения производительности, в него введены входной и выходной регистры, арифметико-логический блок, буферная память, элемент ИЛИ, блок индикации, причем первый, второй и третий выходы блока управления соединены с управляющими входами входного и выходного регистров, арифметико-логического блока, буферной памяти, вход блока индикации подключен к сигнальному выходу блока приема, информационный выход которого подключен к внутренней шине данных, соединенной также с информационным выходом входного регистра и информационными входами выходного регистра и регистра адреса, вход-выход данных буферной памяти, арифметико-логического блока, информационный вход и вход записи входного регистра м вход чтения и выход выходного регистра являются входами и выходами ус-; тройства для подключения к шинам дан-: ных и управления ЭВМ. первый адресный

вход буферной памяти соединен с выходом регистра адреса, выход тактового генератора - с тактовыми входами арифметико- логического блока и блока выдачи информации, первый и второй входы элемента ИЛИ соединены соответственно с выходом записи и чтения блока управления, выход элемента ИЛИ соединен с вы- ходом обращения буферной памяти, адресный выход блока управления соединен с вторым адресным входом буферной памяти, синхровыходы арифметико-логического блока соединены с синхровходами блока управления.

2. Устройство по п.1, отличающееся тем, что блок приема содержит семь триггеров, формирователь импульсов, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, регистр сдвига, выходной регистр, элемент И, причем С- входы первого и второго триггеров являются линейными входами преобразователя, а их выходы соединены с входами элемента И, выход которого соединен с S-входами первого и второго триггеров и С-входом третьего триггера, R-вход которого соединен с единичным выходом четвертого триггера, S-вход которого соединен с единичным выходом третьего триггера, нулевой выход которого соединен с его D- входом и с входом формирователя импульсов, первый выход которого является синхровыходом блока, второй выход соединен с С-входами четвертого и пятого триггеров, регистра сдвига и счетчика, выход которого соединен с С-входом шестого триггера, единичный выход которого соединен с R-входом пятого триггера, нулевой выход которого соединен с его S-входом, а единичный выход является управляющим выходом блока, нулевой выход третьего триггера соединен с последовательным входом данных регистра сдвига, парал- лельный выход- данных которого соединен с входом данных выходного регистра, группа разрядных выходов которого является выходом данных блока, а С-еход и вход чтения являются синхровходом и входом чтения блока, выходы первого и последнего разрядов регистра сдвига соединены соответственно с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и D- входом пятого триггера, второй вход и выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с шиной питания и управляющим входом счетчика, выход первого разряда выходного регистра соединен с D-входом седьмого триггера, С- и R-входы которого являются входом сброса и записи блока, а выход соединен с входами счетчика и шестого триггера.

3. Устройство по п.1, отличающееся тем, что блок выдачи содержит два триггера, преобразователь параллельного кода в последовательный, счетчик, элемент ИСК ЛЮЧАЮЩЕЕ ИЛИ и два элемента И, причем D-вход первого триггера является входом данных блока, С- и R-входы первого триггера являются входом записи и сброса блока, а выход соединен с управляющим входом счетчика и является управля0

5

0

ющим выходом блока выдачи, параллельный вход данных преобразователя параллельного кода в последовательный является входом данных блока выдачи, а синхровход и управляющий вход соединены с разрядным выходом и выходом переполнения счетчика, последовательныйвыход преобразователя параллельного кода в последовательный соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого и первый вход первого элемента И соединены с шиной питания, второй вход первого элемента И соединен с разрядным выходом счетчика, выходы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первого элемента И соединены с входами второго элемента И, выход которого соединен с J- и К-входами второго триггера, С-вход которого является синхровходом блока выдачи, прямой и инверсный выходы второго триггера являются линейными выходами блока выдачи.

Изобретение относится к вычислительной технике. Целью изобретения является повышение производительности. Устройство содержит тактовый генератор, блок управления, регистр адреса, блоки приема и передачи информации, регистр данных, входной и выходной усилители и узел развязки. Новым является введение входного и выходного регистра, арифметико-логического блока, буферной памяти, элемента ИЛИ и блока индикации. 2 злф-лы. 4 ил

ЭВМ Ј

от усилигття

Внутр. шина Зонным Вв

37

7 В лок. сеть

от funeff

5У Л/ЧМ

на аса

camt