Устройство для обработки изображений Советский патент 1993 года по МПК G06F15/62 

Изобретение относится к технической кибернетике, в частности, к системам технической обработки изображения. Предложенное техническое решение позволяет реализовать свертку в окне 5-5 элементов с коэффициентами, аппроксимирующими функцию Гаусса, а также выполнять операции клеточной логики в окне 3-3 элементов, в частности предлагаемое устройство может быть использовано для низкочастотной фильтрации полутоновых изображений и обработки бинарных препаратов операторами клеточной логики.

Цель изобретения - повышение быстродействия.

Поставленная цель достигается тем, что в устройство для обработки изображений, содержащее блок микропрограммного управления, блок оперативной памяти результата, генератор тактовых импульсов, операционный блок, включающий регистр результата, арифметико-логический узел, узел памяти, мультиплексор, причем выход генератора тактовых импульсов соединен со входами синхронизации операционного

блока и блока микропрограммного управления, управляющие выходы с первого по седьмой которого подключены к одноименным управляющим входам операционного блока, выход которого через внутреннюю шину данных соединен с информационным входом оперативной памяти результата, вход управления записью-считыванием которой подключен к восьмому управляющему выходу блока микропрограммного управления, введены четыре блока оперативной памяти промежуточных сумм, регистр старта, счетчик адреса, блок регистровой памяти, буфер данных и дешифратор адреса, в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра, а арифметико- логическийузелсодержит умножитель-формирователь, сумматор и регистр-делитель, причем входная информационная шина устройства подключена к информационному входу-выходу буфера данных, выход которого через внутреннюю шину данных соединен с информационными входами-выходами операционного бло00 00 О О

ю

W

GJ

ка, регистра старта, четырех блоков оперативных памятей промежуточных сумм, блока оперативной памяти результата, блока регистровой памяти, входы управления за- писью-считывания и адресные входы кото- рой соединены соответственно с девятым управляющим и- адресным входами блока микропрограммногоуправления, управляющие выходы с десятого-по тринадцатый которого подключены соответственно ко входам управления записью-считыванием четырех блоков оперативных памятей промежуточных сумм, четырнадцатый управляющий вход блока микропрограммного управления соединен со счетным входом счетчика адреса, вход сброса которого соединен с пятнадцатым управляющим выходом блока микропрограммного управления, выход счетчика адреса подключен к адресным входам блока оперативной памяти ре- зультата и четырех блоков оперативных памятей промежуточных сумм, вход команды блока микропрограммного управления соединен через внутреннюю шину данных с выходом буфера данных, управляющий вход которого соединен с шестнадцатым управляющим выходом блока микропрограммного управления, семнадцатый управляющий выход которого соединен со входом управления записью регистра стар- та, адресный вход блока микропрограммного управления соединен с выходом дешифратора адреса, вход которого подключен к адресному входу устройства, вход управления блока микропрограммного уп- равления подключен к управляющей входом шины устройства; в операционном блоке первая группа информационных входов умножителя-формирователя, группы информационных входов мультиплексора и регистра номера фильтра подключены к информационному входу операционного блока, тактовые входы умножителя-формирователя, сумматора, регистра-делителя и регистра сдвига соединены со входом синх- ронизации операционного блока, первый и второй управляющие входы операционного блока соединены с первым и вторым управляющими входами умножителя-формирователя, выход которого подключен к первому информационному входу сумматора, второй информационный вход которого соединен с выходом регистра-делителя и информационным входом регистра результата, а выход подключен к параллельному информацией- ному входу регистра-делителя и первому адресному входу узла памяти, второй адресный вход которого соединен с выходом регистра номера фильтра, управляющий вход которого подключен к третьему

управляющему входу операционного блока, четвертый управляющий вход которого подключен к входу управления записью-считыванием узла памяти, а пятый управляющий вход соединен со входом сдвига регистра- делителя, последовательный информационный вход которого соединен с выходом узла памяти, информационный вход которого подключен к выходу мультиплексора и информационному входу регистра сдвига, управляющий вход мультиплексора соединен с выходом счетчика, счетный вход которого соединен с шестым управляющим входом операционного блока, выходы регистра сдвига подключены ко второй группе информационных входов умножителя-формирователя, седьмой управляющий вход операционного блока подключен к управляющему входу регистра результата, выход которого является выходом блока.

Умножитель-формирователь содержит первый и второй коммутаторы и три регистра сдвига, тактовые входы которых подклю- ченыктактовомувходу

умножителя-формирователя, первый управляющий вход которого подключен к управляющим входам первого и второго коммутаторов, первые информационные входы которых подключены соответственно к последовательным выходам второго и третьего регистров сдвига, вторые информационные входы коммутаторов и последовательный вход третьего регистра сдвига образуют вторую группу информационных входов умножителя-формирователя, выходы первого и второго коммутаторов подклю- чены к входам сдвига вправо соответственно первого и второго регистров сдвига, последовательные выходы которых подключены ко входам сдвига влево соответственно второго и третьего регистров сдвига, параллельные входы регистров сдвига образуют первую группу информационных входов умножителя-формирователя, выходы регистров сдвига образуют выход умножителя-формирователя.

На фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2 и фиг.З - примеры конкретного конструктивного выполнения операционного блока и блока микропрограммного управления; на фиг.4 и фиг.5 - блок-схема алгоритма работы устройства.

Устройство содержит блоки 1,2,3,4 оперативной памяти промежуточных сумм, блок 5 оперативной памяти результата, счетчик 6 адреса, блок 7 регистровой памяти (на четыре регистра) регистр 8 старта, операционный блок 9, буфер 10 данных, дешифратор 11 адреса, блок 12

микропрограммного управления, генератор 13 тактовых импульсов, канал 14микроЭ8М IBM PC.

Операционный блок 9 (фиг.2) содержит регистр 15 результата, арифметико-логический узел, включающий умножитель-формирователь 16, сумматор 17 и регистр-делитель 18, разупаковщик 19, узел 20 памяти, регистр 21 номера фильтра.

Разупаковщик 19 содержит мультиплексор 22, счетчик 23 номера бита и регистр 24 сдвига.

Умножитель-формирователь 16 содержит первый и второй коммутаторы 25, первый, второй и третий регистры сдвига 26/1. 26/2,26/3.

Блок 12 микропрограммного управления (фиг.З) содержит ПЗУ-контроллер 27, узел 28 старта выполнения операций, дешифратор 29 загрузки регистров, регистр 30 команды. В качестве ПЗУ-контроллера 27 может быть использовано устройство, описанное в книге Я.Чу Организация ЭВМ и микропрограммирование (изд. Мир, М.. 1975, стр.120, параграф 3.4.1., рис.3.7).

Устройство работает следующим образом.

Перед началом работы по сигналу с дешифратора 11 адреса дешифратор 29 загрузки регистров вырабатывает сигнал записи в регистр 30 команды, переводя усг тройство в один из двух режимов работы: свертка в окне 5-5 элементов или клеточная обработка,

В режиме свертки работа осуществляется следующим образом: по команде с дешифратора 29 данные через буфер 10 поступают в регистр 8 старта. Одновременно с этим другим сигналом дешифратор 29 устанавливает в активное состояние узел 28 старта, который представляет собой динамический Р-триггер, в результате на выходе узла старта устанавливается уровень логической 1. По этому сигналу ПЗУ-контроллер 27 переводится из состояния сброса в состояние формирования адресов микропрограммы. При этом ПЗУ-контроллер 27 осуществляет выработку управляющих сигналов в соответствий с алгоритмом обработки полутонового изображения.

Изображение обрабатывается в режиме постоянного сканирования с вычислением в момент прихода по входной информационной шине очередного элемента изображения. Для выполнения свертки в окне 5-5 элементов необходимо осуществить перемножение соответствующей матрицы изображения с матрицей коэффициентов, которая образуется путем перемножения соответствующих значений

1, 4, 6, 4, 1 по строкам и столбцам, с последующим делением результата песемноже- ния на сумму всех коэффициенте.. Так как полученная матрица коэффициентов сепа- рабельна, достаточно произвести 5 умножений элементов строки на коэффициенты 1, 4, б. 4, 1 и полученные значения промежуточных сумм в 5 соседних строках умнохмть на аналогичные коэффициенты, В цллях

0 уменьшения разрядности блоков 1 -4 оперативной памяти применен способ с округлением промежуточных сумм с 12 разрядов до 8. Реализацию данного алгоритма осуществляют следующим образом.

5 Первые 4 байта информации по команде с ПЗУ 27 последовательно заносятся в блок 7 регистровой памяти, осуществляя тем самым первоначальную установку регистров блока 7. после чего блок.микропрограммно0 го управления переходит к выполнению основной программы обработки. ПЗУ 27 вырабатывает адрес и сигнал считывания первого регистра блока 7. Данные из этого регистра поступают на вход умножителя5 формирователя 16, где умножаются на коэф- фициент 1. Умножитель-формирователь работает следующим образом. Данные через шину данных поступают на входы параллельной загрузки сдвиговых регистров

0 26. Причем входы разведены так. что информация при записи умножается на 2. Деление на 2 или умножение на 2 осуществляется путем сдвига информации вправо или влево на 1 разряд. Если необходимо получить ко5 эффициент умножения 1 сдвиг осуществляется на один разряд вправо. При получении коэффициента 4 сдвиг осуществляется влево через коммутаторы 25, которые обеспечивают формирование окна при работе в

0 бинарном режиме. Таким образом, получается умножение на 1, 4,6 (4+2). Данные, умноженные на коэффициент 1, пройдя через сумматор 17 поступает в регистр 18. Данные из второго регистра блока 7 посту5 пают в умножитель-формирователь 16с одновременной перезаписью в первый регистр блока 7. Эти данные в умножителе- формирователе 16 умножаются на коэффициент 4 и. досуммируются к содержимому

0 регистра 18. Данные с третьего регистра блока 7 поступают в умножитель-формирователь 16с одновременной перезаписью во второй регистр блока 7. Содержимое регистра умножителя-формирователя 16 умно5 жается на 2 и досуммируется к содержимому регистра 18. Эти же данные умножаются на 4 и также досуммируются к содержимому регистра 18. чем обеспечивается умножение соответствующих данных на коэффициент 6. Данные с четвертого ре-истра блока 7 поступают в умножитель- ормирователь 16 с одновременной переаписью в третий регистр блока 7. Содержимое умножителя-формирователя 16 умножается на 4 и досуммируется с соержанием регистра 18. Данные с регистра тарта 8 поступают в умножитель-Формирователь 16 с одновременной .перезаписью в етвертый регистр блока 7, Данные в умножителе-формирователе 18 умножаются на 1 и досуммируются к содержимому регистра 18. В результате чего происходит сдвиг элементов строки в блоке Т. осуществляя провижение окна вдоль строки. Содержимое регистра 18 делится на 16 путем сдвига на 4 разряда вправо и по сигналу с ПЗУ 27 записывается в регистр 15 результата, Таким образом регистр 15 содержит промежуточную сумму текущей строки,

После проведения операций по строке, осуществляется обработка промежуточных сумм, полученных при обработке предыдущих строк. Для этого блок 12 вырабатывает управляющие сигналы на блоки оперативной памяти промежуточных сумм, по которым данные из оператирной памяти поступают на умножитель-формирователь 16, умножаются на 1 и досуммируются к содержимому регистра 18, который уже содержит промежуточную сумму текущей строки. Данные из блока 2 поступают в умножитель-формирователь 16 и одновремен- но с этим блок 12 обеспечивает их перезапись в блок 1. Эти данные умножаются на 4 и досуммируются к содержимому регистра 18, обеспечивая тем самым умножение на 6. Данные из блока 4 поступают в умножитель-формирователь 16 с одновременной перезаписью в блок 3. Эти данные умножаются на 4 и досуммируются к содержимому регистра 18. Данные из регистра 15 записываются в блок 4, тем самым завершая сдвиг формируемого окна на одну строку вниз.

После проведения этих операций данные в регистре 18 делятся на 16 путем сдвига на 4 и по командам с ПЗУ 27 через регистр 15 поступают в блок 5. После чего по сигналу с ПЗУ-контроллера 27 происходит увеличение счетчика адреса 6 на 1 с одновременным сбросом узла 28 в исходное состояние, подготавливая тем самым устройство к приему следующего элемента строки. После загрузки последнего элемента строки в регистр 3.0 по сигналу с дешифратора 29 заносится команда Считывания результата. По этому же сигналу обнуляется счетчик адреса 6 и данные из блока 5 могут быть считаны микроЭВМ: Обработка всего кадра изображения производится строка за строкой по алгоритму, описанному выше. В режиме бинарной обработки устройство выполняет операции морфологической логики в окне 3-3 элемента с применением табличного метода получения результата, который состоит в том. что из элементов изображения формируется девятиразрядный адрес таблицы фильтров, записанной в узел памяти, и выбранные из таблицы данные являют0 ся откликом на окружение центральной точки-.Для увеличения быстродействия в качестве входной информации используется бинарное изображение, побитно упакованное в байт.

5 В режиме бинарной обработки изображения устройство осуществляет работу следующим образом. По сигналу с дешифратора 11 дешифратор 29 выполняет запись бинарной информации с канала мик0 роЭВМ 14 через буфер 10 в регистр 8 старта - одновременно с этим по сигналу с дешифратора 29 устанавливается узел 23 старта в активное состояние, разрешая тем самым выработку управляющих сигналов с ПЗУ5 контроллера 27. После этого контроллер 27 вырабатываетуправляющие сигналы в соответствии с алгоритмом бинарной обработки. Данный алгоритм заключается в том, что. все изображение сканируется окном 3-3

0 элемента и определяется окружение центральной точки окна. Из сформированного. окна формируется 9-ти разрядный адрес таблицы фильтра, отклик которой является новым значением текущей точки в обрабо5 тайном изображении. В соответствии с алгоритмом по сигналам с ПЗУ-контроллера 27 данные из блока Т поступают на разупа- ковщик 19, который функционирует следующим образом. Байт данных текущей строки

0 обрабатываемого изображения поступает на мультиплексор 22 разупаковщика, где происходит выбор бита информации в соответствии с состоянием счетчика 23, который определяет положение бита в байте. Пол5 ученный результат по тактовому импульсу вдвигается в регистр 24. После этого на вход мультиплексора поступает байт данных предыдущей строки и выбирается аналогичный бит информации. После поступления

0 байта третьей строки в регистре 24 содержится информация об окружении точки в текущей позиции, которая поступает в умножитель-формирователь 16 с одновременным увеличением счетчика 23 на 1 по

5 модулю 7, Таким образом, после поступления информации из блока 1 происходит выбор текущего бита изображения и сохранение его в регистре 24, Данные из блока 2 поступают на разупаковщик 19. где выбирается аналогичный бит информации и

сохраняется также в регистре 24. Данные из регистра 8 также поступают в регистр 24 через мультиплексор 22. После накопления информации о текущем столбце данные из регистра 24 вдвигаются через коммутаторы 25 в регистры 26 блока 16 с одновременным продвижением ранее накопленной информации. В результате чего блок 19 содержит информацию о текущем окне обработки, которая представляет собой 9-ти разрядный адрес таблицы бинарных фильтров. Этот адрес, пройдя через сумматор 17, поступает на адресные входы узла памяти 20, в результате чего на его выходе появляется бит информации, который определен состоянием окна обработки и номером фильтра, задаваемым содержимым регистра 21, в которую заносится информация о номере страницы таблицы фильтра из канала 15 по сигналу с дешифратора 29. Этот бит вдвигается в ре- гистр 18. После выполнения 8-ми тактов обработки в регистре 18 хранится упакованная информация текущего байта обработанного изображения. Эта информация пройдя через регистр 15, сохраняется в блоке 5. Содержимое блока 2 переписывается в блок 1. а содержимое регистра 8 - в блок 2. После чего происходит увеличение счетчика 6 на единицу и установка очередного байта информации. Считывание обра- ботанного изображения аналогично считыванию в предыдущем режиме.

Формула изобретения 1. Устройство для обработки изображений, содержащее блок микропрограммного управления, блок оперативной памяти результата, генератор тактовых импульсов, операционный блок, включающий регистр результата, арифметико-логический узел. узел памяти, мультиплексор, причем выход генератора тактовых импульсов соединен со входами синхронизации операционного блока и блока микропрограммного управления, с первого по седьмой управляющие выходы которого подключены к одноименным управляющим входам операционного блока, выход которого через внутреннюю шину данных соединен с информационным входом блока оперативной памяти результата, вход управления записью-считыванием ко- торого подключен к восьмому управляющему выходу блока микропрограммного управления, отличающееся тем, что, с целью повышения быстродействия, в него введены четыре блока оперативной памяти промежуточных сумм, регистр старта, счетчик адреса, блок регистровой памяти, буфер данных и дешифратор адреса, в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра, а

арифметико-логический узел содержит умножитель-формирователь, сумматор и регистр-делитель, причем входная информационная шина устройства подключена к информационному входу-выходу буфера данных, выход которого через внутреннюю шину данных соединен с информационными входами-выходами операционного блока регистра старта, с первого по четвертый блоков оперативной памяти промежуточных сумм, блока оперативной памяти результата, блока регистровой памяти, входы управления записью-считыванием и адресные входы последнего соединены соответственно с девятым управляющим и адресным выходами блока микропрограммного управления, с десятого по тринадцатый управляющие выходы которого подключены соответственно к входам управления записью-считыванием первого- четвертого блоков оперативней памяти про- межуточных сумм, четырнадцатый управляющий выход блока микропрограммного управления соединен со счетным входом счетчика адреса, вход сброса которого соединен с пятнадцатым управляющим выходом блока микропрограммного управления, выход счетчика адреса подключен к адресным входам блока оперативной памяти результата и первого-четвертого блоков оперативной памяти промежуточных сумм, вход команды блока микропрограммного управления соединен через внутреннюю шину данных с выходом буфера данных, управляющий вход которого соединен с шестнадцатым управляющим выходом блока микропрограммного управления, семнадцатый управляющий выход которого соединен С входом управления записью регистра старта, адресный вход блока микропрограммного управления соединен с выходом дешифратора адреса, вход которого подключен к адресному входу устройства, вход управления блока микропрограммного управления подключен к входной управляющей шине устройства, в операционном блоке первая группа информационных входов умножителя-формирователя, группы информационных входов мультиплексора и регистра номера фильтра подключены к информационному входу операционного блока, тактовые входы умножителя-формирователя, сумматора, регистра-делителя и регистра сдвига соединены с входом синхронизации операционного блока, первый и второй управляющие входы которого соединены с первым и вторым управляющими входами умножителя-формирователя, выход которого подключен к первому информационному входу сумматора, второй

информационный вход которого соединен с выходом регистра-делителя и информационным входом регистра результата, а выход подключен к параллельному информационному входу регистра-делителя и первому ад- ресному входу узла памяти, второй адресный вход которого соединен с выходом регистра номера фильтра, управляющий вход которого подключен к третьему управляющему входу операционного блока, четвертый управляющий вход которого подключен к входу управления записью-считыванием узла памяти, а пятый управляющий вход соединен с входом сдвига регистра-делителя, последовательный информацией- ный вход которого соединен с выходом узла памяти, информационный вход которого подключен к выходу мультиплексора и информационному входу регистра сдвига, управляющий вход мультиплексора соединен с выходом счетчика номера бита, счетный вход которого соединен с шестым управляющим входом операционного блока, выходы регистра сдвига подключены к второй группе информационных входов умножите- ля-формирователя, седьмой управляющий вход операционного блока подключен к управляющему входу регистра результата, выход которого является выходом операционного блока.

2. Устройство по п, 1, о т л и ч а ю щ е е- с я тем, что умножитель-формирователь содержит первый и второй коммутаторы и три регистра сдвига, тактовые входы которых подключены к тактовому входу умножителя- формирователя, первый управляющий вход которого подключен к управляющим входам первого и второго коммутаторов, первые информационные входы которых подключены к последовательным выходам соответственно второго и третьего регистров сдвига, вторые информационные входы коммутаторов и последовательный вход третьего регистра сдвига образуют вторую группу информационных входов умножителя-формирователя, выходы первого и второго коммутаторов подключены к входам сдвига влево соответственно первого и второго регистров сдвига, последовательные выходы которых подключены к входам сдвига вправо соответственно второго и третьего регистров сдвига, параллельные входы регистров сдвига образуют первую группу информационных входов умножителя-формирователя, выходы регистров сдвига образуют выход умножителя-формирователя, второй управляющий вход умножителя-формирователя подключен к входам задания режима первого, второго и третьего регистров сдвига.

C699C81

С /ygyg/ J

Изобретение относится к технической кибернетике, в частности к системам технической обработки изображения. Цель изобретения - повышение быстродействия. Для достижения цели в устройство введены четыре блока оперативной памяти промежуточных сумм, регистр старта, счетчик адреса, блок регистровой памяти, буфер данных и дешифратор адреса, а в операционный блок введены счетчик номера бита, регистр сдвига и регистр номера фильтра. Умножитель-формирователь, сумматор и регистр- делитель. 1 з.п.ф-лы, 5 ил.

Установка режима

Запись %гщбгх 8 регистр 8

Полутоновой

V

Чтение первого fieeuc/n&B. регистровой ламяяш 7, у&но- яение на Т и запись дрея&пр

JL

ЧгпенцеВтового югуся ра ре- ттробой памяти ъпергэвлись § первый регистр, ##лше/мг т $ udectjfvwpoBawe /r содержимое Регистра М

±

треаъего регистра penth етвабой, /jattffffw перезолись т /торий pesi/cmflf умножение ни о, двеуммировамие к содержимому реме/яра 18

i

ItfftoMitff четвертого. регистра пробей ламя/яа 7, переза- тоетий регистр, умножена Л и досуммирдвамие к со- регистра 78

1

fawire регуся$а8, перезапись f четвертый вегветр регистр - WwMffsm/ 7, умножение net 1

и досумнураввяие к содержимя- $j регистра 1в

Чтение данных

JL

Чтение ряера/тх/д- ной памяти

инкремент счетша б

L

бинарный

/с

чтение оперативной памяти)

i

Загрузитьп-й wm о регистр 2Ь

Чтение опера/ш ной памяти.

±

Загрузить п-й tiiim в регистр

Чтение pesuc.

8

Загрузить п-й Sam 9 регистр 24

Переписала -реУ {астр 2$ o.pewcmpfli

Ј

млмитьЗмт из ъаалакы 2Оц 838и- уть 6регистр Ж

Г/г. «Л./ I

42

Фн% 4

Деление регистра 18 на б и запись & регистр }5

1

Чтение оперативной помяти Jf умножение на 4 ц дасуммиро- ооние к содержимому реглет- ра 18

Чтение onepamuSwv памяти 2, перезапись 6 еяеротжяую ло- rvwib 1, умножение на 6 и до - суммирование к содержимому регистра W

Чтение оперативной /шя/м/З перезолю о оперативную патть 2, умножение т $ и Уосуммиро- оаме к содержимому регистра 18

Чтение оператидной памяти 4, перезапись в оперативную па пять 3, doct/vw/podawe к со - аержимому регас/пра 7Ј с/ умножение на /

Деление содержимого регистра 18 на 16, перезапись содержимого регистра 15 в отратиднум память 4-

Зались содержимого регис&ра 18 S оператиб ную память S

Увеличение счетчию б на 7

Переписать содержимое onepaww- ти памяти 2 д опе- Qa/ni/Srti/w .WMffm 7

Переписать содержимое регистраВ 8 опера/гшбнум память 2

Переписать содержимое регистра 18 о олератиЗж/х па мят 7