Устройство для контроля КМОП-логических схем Советский патент 1990 года по МПК G01R31/3177 

Изобретение относится к контрольно-измерительной технике и может быть исполь-эовано для контроля КМОП-логических схем,

Цель изобретения - расширение функциональных возможностей за счет возможности контроля контактирования, повышение быстродействия устройства за счет совмещения во времени функцио нального контроля и контроля контактирования , а также повышения достоверности контроля за счет различения ха - рактера неисправности (отказ микросхемы или отсутствие контакта с устрой- ством контроля).

На чертеже представлена функциональная схема для контроля МОП-логических схемо

Устройство для контроля логичес- ких схем содержит двоичный счетчик S, блок 2 сравнения двоичных кодов, блок

3индикации, генератор 4, присоедини- тельный блок 5f снабженный клеммами причем N - максимальное число функцио нальных выводов из множества схем3

для проверки которых предназначено конкретное запоминающее устройство 6, N резисторов , N логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8.-8Л блок 3 индикации, D-триггер 9, два «усилителя 10 и 11 мощности, два световых индикатора 12 Брак, 13 - Годен, элемент ИЛИ 14, Генератор

4содержит выключатель 15, тактовый генератор 36, формирователь 17 импульсов начальной установки, причем счетный вход счетчика 1 соединен с выходом тактового генератора 16 и тактовым входом D-триггера, вход сбро- са счетчика 1 -.с выходом формирователя 17 импульса начальной установки

и входом сброса D-триггера, выходы счетчика 1 соединены с адресными входами запоминающего устройства 6, N первых выходов которого соединены с первыми выводами резисторов 7.1-7.N и соответствующими входами блока 2 сравнения двоичных кодов, N вторых выходов запоминающего устройства соединены с первыми входами элсмен- л-ов ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1-8.N, вторые входы которых соединены с вторыми выводами резисторов и присоединительного блока 5 для подключения объ- екта контроля,, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8.1-8,К соединены с со ответствутощими входами блока 2 сравнения двоичных кодов, выход блока 2

сравнения двоичных кодов соединен с D-входом D-триггера 9, выход D-триг гера 9 соединен с входом первого усилителя 10 мощности и первым входом элемента ИЛИ 14, выход первого усилителя 10 мощности соединен со световым индикатором °1 2, второй вход элемента ИЛИ 14 соединен с входом второго усилителя II мощности и 2N+1- выходом запоминающего устройства,6, выход второго усилителя 1I мощности соединен со световым индикатором 13, выход элемента ИЛИ 14 соединен с входом запрета тактового генератора 69 причем шина питания устройства подключена к положительному полюсу источника питания через выключатель 15 N+1-я клемма присоединительного блока 5 присоединена к общей шине, а N+2-я к шине питания через токоограничи- тельную и сигнализирующую цепь, например через последовательно соединенные резистор и светодиод (не показаны) ,

На чертеже показана проверяемая логическая схема 18, Присоединительный блок 5 представляет собой либо соединительную розетку для установки проверяемых ИС, либо клемныЈ колодки, для подключения проверяемого блока с помощью соединительных проводов (далее розетка). В качестве запоминающего устройства может использоваться как постоянное запоминающее устройство (ЗУ), тогда для проверки микросхемы определенного типа устанавливаемся свое постоянное ЗУ, так и оперативная ЗУ, тогда для проверки микросхемы определенного типа необходимо занести в ОЗУ соответствующую информацию.

Устройство обеспечивает оперативную проверку функционирования различных КЖШ-логических схем, входящих в серию конструктивных единиц с одинаковыми присоединительными размерами, с одинаковыми номерами выводов общих шин и шин питания при использовании оперативного ЗУ. Для проверки микросхем с другими конструктивными характеристиками достаточно заменить присоединительный блок 5,

Устройство работает следующим образом

В начале работы в присоединительный блок устанавливается проверяемая микросхема. Цикл проверки начинается включением питания устройства вы-

515

ключателем 15„ Если проверяемая схема потребляет большой ток по шине питания, то этот вид неисправности индицируется световым индикатором токо- ограничивающей и синхронизирующей цепи (не показана).Если микросхема не имеет неисправности, характеризуемой значительным увеличением по- требляе мого тока по шине питания, то вследствие малого тока потребления КМОП-логических схем напряжение питания проверяемой схемы практически не отличается от напряжения на шине питания устройства,. При включении выключателя I5 на выходе формирователя 17 импульсов начальной установки появляется импульс, который поступает на вход сброса счетчика 1 и D-триггера 9 и устанавливает на выхо- де всех разрядов счетчика 1, 2N+1-M выходе блока 6 памяти и на выходе D-триггера 9 логический О, при этом индикаторы 12 и 13 оказываются выключенными, а на выходе элемента ИЛИ 14 устанавливается логический О, который, поступая на вход тактового генератора 16, разрешает его работу. Тактовый генератор формирует последовательность прямоугольных им- пульсов, которая поступает на счетный вход счетчика 1 и тактовый вход D- триггера 9. По заднему фронту этих импульсов счетчик 1 меняет свое состояние и формирует на своих выходах различные значения двоичного кода, формируя тем самым на выходах запоминающего устройства 6 кодовые комбинации, необходимые для проверки микросхем. На первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8, вторые входы которых соединены с входами и свободными выводами проверяемой микросхемы 18, от запоминающего устройства 6 поступают нулевые сигналы, на выходах которого соединенных через резисторы 7 с входами проверяемой микросхемы 18, формируются входные сигналы, необходимые для проверки, а на выходах запоминающего устройства 6, соединенных через резисторы .7 с выходами проверяемой микросхемы 18 сигналы, противоположные сигналам исправной проверяемой микросхемы при соответствующей комбинации на ее входах, а на первых входах элемен - тов ИСКЛЮЧАЮЩЕЕ ИЛИ 8, вторые входы которых соединены с выходами микросхемы 18 - единичные сигналы. Так

д 0 5 0 5

5

37

как входные сопротивления свободных выводов исправных КМОП-микросхем, а так же входные сопротивления блока 2 сравнения двоичных кодов во много больше сопротивления резисторов 7, а элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 8 при нулевом сигнале на первых входах передают сигналы с вторых входов, соединенных с входами проверяемой микросхемы 18 без изменений, то сигналы на входах и свободных выводах исправной микросхемы совпадают с сигналами соответствующих выходов запоминающего устройства 6, следовательно, совпадают сигналы на соответствующих входах блока 2 сравнения двоичных кодов Так как сигналы на выходах исправной проверяемой микросхемы 18, противоположные сигналам на соответствующих выходах запоминающего устройства 6, инвертируются элементами ИСКЛЮЧАЮЩЕЕ ИЛИ 8, вследствие наличия единичного сигнала на соответствующих входах этих элементов, то следовательно логические сигналы на соответствующих входах блока 2 сравнения двоичных кодов также совпадают.,

Так как блок 2 сравнения двоичных кодов, при совпадении кодов на входах, на выходе формирует нулевой сигнал, а единичный при несовпадении, следовательно, если проверяемая схема исправна, то на выходе блока сравнения двоичных кодов появится нулевой сигнал, если неисправна - единичный. Наличие третьего состояния на выходе проверяемой микросхемы (при проверке элементов с тремя состояниями) определяется следующим образом. При соответствующей комбинации сигналов на входах проверяемой микросхемы на первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8, соответствующие выходам проверяемой схемы, подается нулевой сигнал, а на выходах запоминающего устройства 6, соответствующих выходам проверяемой микросхемы, формируется вначале нулевой, а затем единичный сигналы. Так как при данной комбинации сигналов на входах проверяемой микросхемы 18 выходы исправной схемы имеют высокий импеданс, то на выходе микросхемы сигнал будет повторять сигнал на соответствующем выходе запоминающего устройства 6, а элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 8 переда

ет его без изменений, и, следовательно, при наличии третьего состояния совпадают сигналы на соответствующих входах блока 2 сравнения дво-. ичных кодов и на его выходе присутствует нулевой сигнал, в противном случае, если микросхема неисправна в одном из положений сигналы на входах блока 2 сравнения двоичных кодов не совпадут и на его выходе появится единичный сигнал0 При смене назначения выводов проверяемой микросхемы с входных на выходные соответствующим образом меняются сигналы на первых входах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8. В каждом такте работы счетчика 1 блок 3 индикации фиксирует в D-триггере 9 выходной сигнал блока 2 сравнения двоичных кодов, имеющий место в момент прихода на его тактовый вход переднего фронта импульса тактового генератора 16S появляющийся через определенное время после прихода на счетный вход счетчи- ка 1 заднего фронта предыдущего тактового импульса, с задержкой заведомо достаточной для окончания переходных процессов формирования входных наборов воздействий на логические схемы, отработки этих наборов исправными проверяемыми микросхемами и окончания процесса сравнения в блоке 2 сравнения двоичных КОДОБ, если в момент стробирования D-трнггера 9 выходной сигнал блока 2 сравнения двоичных кодов равен О, то состояние гера 9 сохраняется нулевым, следовательно , индикатор 12 неисправности остается выключенным, а на вход такто вого генератора 16 продолжает поступать с выхода элемента ИЛИ 14 блока 3 индикации нулевой сигнал, разрешающий тактовому генератору 16 выдачу следующего тактового импульса, кото- рый вызывает формирование следующего набора воздействий на проверяемые микросхемы, если на1 всех N-тактах работы счетчика 1 в моменты строби рования D-триггера 9 выходной сигнал блока 2 сравнения двоичных кодов равен О, то в начале N-H-ro такта на 2N+1-M выходе запоминающего устрой ства 6 устанавливается единичный сигнал, который включает индикатор 13 исправности и через элемент ИЛИ 34 блокирует тактовый генератор 6t На этом цикд проверки заканчивается , а проверяемая микросхема призна

O

Q 5 . 0 „ .с

0

5

ется исправной. Если в любом такте работы в момент стробирования D-триггера 9 выходной сигнал блока 2 сравнения двоичных кодов равен 1, то на на выходе D-триггера 9 возникает единичный сигнал, который включает индикатор 12 неисправности и через элемент ИЛИ 14 блокирует тактовый генератор 16. На этом цикл проверки заканчивается, а проверяемая микросхема признается неисправной.

Таким образом, предлагаемое устройство позволяет производить проверку функционирования любых КМОП-логи- ческих схем: комбинационных, пересчетных, микросхем памяти, БИС, микропроцессорных схем и пр. и позволяет при этом отказаться от использования эталонной схемы.

Формула изобретения Устройство для контроля КМОП-ло- гических схем, содержащее N резисторов, двоичный счетчик, счетный вход которого соединен с тактовым выходом генератора и тактовым входом блока индикации, блок сравнения двоичных кодов, выход которого соединен с информационным входом блока индикации, вход установки блока инди - кации соединен с входом сброса двоичного счетчика и с выходом начальной установки генератора, а выход блока индикации соединен с входом запрета генератора, отличающееся тем, что, с целью расширения функциональных возможностей, повышения достоверности контроля и быстродействия устройства, в него введены N логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и запоминающее устройство, адресные входы которого соединены с информационными выходами двоичного счетчика, Ш-первых выходов запоминающего устройства соединены с первыми вы - водами резисторов и первыми входами блока сравнения двоичных кодов, 2N вторых выходов запоминающего устройства соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых соединены с вторыми выводами резисторов и клеммами для подключения объекта контроля, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с вторыми входами блока сравнения двоичных кодов, a 2N+1-выход запоминающего устройства соединен с вторым информационным входом блока индикации.

Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля КМОП-логических схем. Цель - расширение функциональных возможностей за счет возможности контроля контактирования, повышение быстродействия за счет совмещения во времени контролей функционального и контактирования, а также повышение достоверности контроля за счет различения характера неисправности. Она достигается введением в устройство N логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 8₁,...,8_N и запоминающего устройства 6. Устройство содержит также N резисторов 7₁,...,7_N, двоичный счетчик 1, генератор 4, блок 3 индикации, блок 2 сравнения двоичных кодов. В описании изобретения даны электрические схемы генератора 4 и блока 3 индикации. 1 ил.