Устройство для контроля цифровых узлов Советский патент 1985 года по МПК G06F11/16 

информационных входов блока, группа выходов которого соединена с выходами с первого по (П-1)-й дешифратора, группы входов которого соединены соответственно с группами выходов соответствунлцего узла сравнения, выходы элементов И каждой группы соединены с входами соответствующего узла сравнения и с управляющими входами соответствующего коммута14

11414

тора. Труппа информационных входов каждого коммутатора соединена с группой выходов соответствующего узла сравнения, управляющий вход блока соединен с вторыми входами элементов И групп, выходы коммутаторов соединены соответственно с входами (2+1)-го узла сравнения, последний выход деп/ифратора является выходом блока.

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ, содержащее тактовый генератор, первый элемент И, элементы ИЛИ, счетчик, блок поразрядного сравнения, группу из 2 счетчиков (где VI - число выходов проверяемого узла), I блок идентификации неисправностей, дешифратор,причем выходы счетчика соединены соответственно с входами проверяемого узла, выход блока идентификации неисправностей соединен с управляющим входом тактового генератора, выходы блока поразрядного сравнения соединены соответственно с входами дешифратора, отличающеес я тем, что, с целью повьппения достоверности контроля, в устройство введены второй элемент И, элемент НЕ, формирователь импульса, два регистра, два блока памяти, элемент И-НЕ, причем установочный вход устройства соединен с установочным входом счетчика, с установочными входами счетчиков группы, счетный .вход счетчика соединен с вькодрм первого элемента И, первый вход которого соединен с выходом тактового генератора и с входом элемента НЕ,, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с. выходом первого блока памяти, группа управляющих входов которого соединена с выходами счетчика, с группой управляющих входов второго , :ёлока памяти и с входами элемента И-НЕ, выход которого соединен с вторым входом первого элемента И и является выходом.устройства, группа выходов второго блока памяти соединена с группой информационных входов первого регистра, группа выходов проверяемого узла соединена с группой информационных входов второго регистра, управляющие входы первого и второго регистров соединены с выходом формировате(Л ля импульса, вход которого соединен с выходом второго элемента И, выходы первого и второго регистров соединены соответственно с первой и второй группами входов блока поразр.ядного сравнения, выходы девгифратора соединены соответственно со счетными входами счетчиков группы и с входами эле- ментов ИЛИ, выход которого соединен с управляющим входом блока иденти фикации неисправностей, группы формационных входов которого соединены с выходами счетчиков группы, группа вьпсодов блока идентификации неисправностей является группой выходов , устройства. 2. Устройство ПОП.1, отличающееся тем, что, блок идентификации неисправностей содержит 2 групп по два элемента И,

Изобретение относится к автома тике и вычислительной технике и может быть использовано для диагнос тики неисправностей в логических блоках.. . Известно устройство для контроля : интегральных схем, содержащее эталонную интегральную схему, буферные элементы, блок сравнения, блок инди , селектор состояний выводов интегральной cxei«B i, дешифратор останова теста, причем выходы буферных элементов соединены с входами эталонной интегральной схемы, с первой группой входов блока сравнения и с группой информационных входов дещиф1)атора условий останова, выходы эталонной микросхемы соединены с второй группой входов блока сравнения, выход которого является первым управляющим входом дешифратора условий останова теста, с управлякицим входом бл ка индикации, выходы которого соеди нены с выходами буферных элементов и с входами селектора состояний выводов интегральной схемы, выход которого является вторьм управляющи йходом дешифратора условий останова теста, выход которого является выходом устройства, группа входов кот рого соединена с входами-буферных элементов. Это устройство предназначено для проверки функционирования и диагнос тики неисправностей средств вычисли тельной техники и автоматики. Устро ство обеспечивает возможность останова теста (с фиксацией состояния объекта) непосредственно в том такте, в котором обнаружено различие выходные сигналов контролируемой и эталонной схем ij . Однако анализ тестов и поведения этих схем осуществляется путем наблюдения состояния их вьшодов оператором, что не позволяет исполь.зовать указанное устройство для автоматизированного контроля и диагностики логических схем, и, как следствие, замедляет процесс диагностики. Наиболее близким по технической сущности к предложенному является устройство для диагностики неисправностей в логических схемах, содержащее тактовый генератор, счетчик импульсов, блок вычисления синдрома, дешифратор, элементы ИЛИ, счетчики неисправностей, элемент И и блок идентификации неисправностей, причем вьпсод тактового генератора соединен с входом счетчика импульсов, выходы эталонной и диагностируемой схем подключены через блоки вычисления синдрома к дешифратору, входы блока идентификации неисправностей соединены с выходами счетчиков неисправностей, входы которых через элементы ИЛИ соединены с соответствующим выходом дешифратора, запрещающий выход блока идентификации неисправностей соединен с входом тактового генератора, выходы счетчика соединены с входами элемента И, выход которого соединен с управляющим входом блока идентификации неисправностей и с управляющим входом тактового генератора. Это устройство позволяет автоматизировать процесс диагностирования логических схем 2j . . Известное устройство обладает недостаточной достоверностью результатов контроля, так как позволяет зафиксировать неисправность контролируемой логической схемы только при условиях корректности используемых тестов и исправности эталонной схемы. Указанные условия далеко не всегда удовлетворяются на практике и поэтому для диагностики неисправностей логических схем в объектах требуется проверять как кор ректность теста, так и исправность эталонной схемы. Такая необходимость возникает, например, когда устройст во обнаруживает различие выходных сигналов контролируемой и эталонной схем. Если последовательность входных сигналов контролируемой схемы н корректна, то это различие возможно и при полной исправности контролиру мой схемы и является результатом неоднозначного поведения обеих схем из-за разброса собственных задержек их элементов. Известное устройство не имеет возможности проверки теста, что затрудняет обнаружение многих неисправностей логических схем, что осо бенно снижает достоверность диагнос тики сложных логических схем. Цель изобретения - повьппение дос товерности контроля, Поставленная цель достигается те что в устройство для контроля цифро вых узлов, содержащее тактовый гене ратор, первый элемент И, элемент ИЛИ, счетчик, блок поразрядного сравнения, группу из 2 счетчиков (где ц - число выходов проверяемого узла), блок идентификации неисправностей, дешифратор, причем выходы счетчика соединены соответственно с входами проверяемого узла, выход блока идентификации неисправностей соединен с управляющим входом тактового генератора, выходы блока поразрядного сравнения соединены соответственно с входами дешифратора, введены второй элемент И, элемент -НЕ, формирователь импульса, два регистра, два блока памяти, эле мент И-НЕ, причем установочный вход устройства соединен с установочным входом счетчика, с установочными входами счетчиков группы, счетный вход счетчика соединен с выходом первого элемента И, первый вход которого соединен с выходом тактового генератора и с входом элемента НЕ, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом первого блока памяти, группа управляющих входов которого соединена с выходами счетчика, с группой управляющих входов второго блока памяти и с входами элемента И-НЕ, выход которого соединен с вторым входом первого элемента И и является выходом устройства, группа выходов второго блока памяти соединена с груп- . пой информационных входов первого регистра, группа выходов проверяемого узла соединена с группой информационных входов второго регистра, управляющие входы первого и второго регистров соединены с выходом формирователя импульса, вход которого соединен с выходом второго элемента И, выходы первого и второго регистров соединены соответственно с первой и второй группами входов блока по- . разрядного сравнения, выходы дешифратора соединены соответственно со счетными входамисчетчиков группы и с входами элемента ИЛИ, выход которого соединен с управляющим входом блока идентификации неисправностей, группы информационных входов которого соединены с выходами счетчиков группы, группа выходов блока идентификации неисправностей является группой выходов устройства. Блок идентификации неисправностей содержит 2 групп по два элемента И, () узлов сравнения, 2 коммутаторов., дещифратор, причем первые входы элементов И соответствукяцей группы являются соответствующей группой информационных входов блока, группа выходов которого соединена с выходами с первого по (П-1)-й дешифраторд, группы входов которого соединены соответственно с группами выходов соответствующего узла срав- . нения, выходы элементов И каждой группы соединены с входами соответствующего коммутатора, группа ин- . формационных входов каждого коммутатора соединена с группой выходов соответствующего узла сравнения, управляющий вход блока соединен с вторыми входами элементов И групп. выходы коммутаторов соединены соответственно с входами (2+1)-го узла сравнения, последний выход дешифратора Является выходом блока. На фиг. 1 приведенафункциональная схема устройства; на фиг. 2 реализация блока идентификации неис правностей. Устройство содержит тактовый ген ратор 1, элемент И 2, счетчик 3, элемент НЕ 4, элемент И 5, блок 6 памяти, элемент И-НЕ 7, формирователь 8 импульса, блок 9 памяти, проверяемый узел 10, регистр 11, регистр 12, блок 13 поразрядного сравнения, дешифратор 14, элемент ИЛИ 15, установочный вход 16 устройства, счетчики 17 грзшпы, блок 18 идентификации неисправностей, 19 устройства. Блок 18 идентификации неисправностей (фиг. 2) содержит элементы И 20 групп, узлы 21 сравнения, комм таторы 22, дешифратор 23. Устройство работает следующим образом. Через установочный вход 16 устр ство приводится в исходное состояние. На выходах счетчика 3 и счетчиков 17 группы появляется комбина ция, тождествен1ная нулю. На выходе элемента И-НЕ 7 появляется сигнал логической единицы, который поступает на вход элемента И 2, и импул сы с тактового генератора 1 проход на вход счетчика 3, одновременно импульс с тактового генератора пос .пает на вход элемента НЕ 4 и с целью избежания ложного срабатывания (на время изменения данных на выходе счетчика) на выходе элемент И 5 будет логический ноль. Это вре определяется переходным процессом счетчика и обеспечивается длительностью импульса с тактового генера тора . Тактовьй генератор 1 и счетчик задают последовательность двоичных комбинаций, которые являются входн ми воздействиями как для блоков 6 и 9 памяти, так и для проверяемого узла 10. Эти входные комбинации в де адресов поступают на блоки 6 и В блоке 6 памяти хранятся адреса запрещенных комбинаций. Если входн воздействие корректно, на выходе б ка 6 появляется сигнал, соответств щий уровню единицы, который поступ через элемент И 5 на формирователь 8 импульса. Схема формирователя импульса построена таким образом, что она преобразует сигнал в импульс определенной длительности. Этот импульс поступает на управляющий вход триггеров 11 и 12. За это время на информационных входах первого и второго регистров формируется двоичная комбинация соответственно с выходов блока 9 памяти и проверяемого узла 10. С приходом импульса на управляющие входы регистров на выходе регистра 11 формируются эталонные выходные комбинации, хранящиеся в блоке 9 и являющиеся функциями входных воздействий, одновременно на выходе регистра 12 появляется выходная комбинация с проверяемого узла 10, также являющаяся функцией входных воздействий, но может Иметь любые возможные значения, определяемые характером одиночных неисправностей в диагностируемой схеме. Образованная двоичная комбинация поступает в блок 18. Информация из блока 13 поступает на дешифратор 14, каждый выход которого соответствует одному номеру из множества возможных неисправностей проверяемого узла. Однако, существуют ситуации, когда разные неисправности приводят к появлению С на выходе проверяемого узла одинаковые ошибочные последовательности. Предлагаемое устройство позволяет диагностировать и такие неисправности. Сигналы дешифратора распределяются по счетчикам (неисправностей), каждый из которых закреплен за одной из неисправностей. Содержимое счетчиков поступает на вход блока 18 идентификации неисправностей. В случае появления сигнала на входе любого счетчика с вькода элемента ИЛИ 15 на управляющий вход блока 13 идентификации неисправностей поступает сигнал разрешения сравнения. Схема блока 18 может быть реализована на основе микропроцессора. Рассмотрим работу блока 18 в соответствии с фиг. 2. С приходом управляющего сигнала на входы элементов И 20 кодовая последовательность с выхоов счетчиков поступает попарно (с каждой пары счетчиков) на соответствующий узел 21 сравнения. На одном из выходов узла сравнения появляется сигнал, показывающий, какое из многоразрядных чисел больше, либо ука- зывающий на их равенство. Выходная комбинация узла сравнения является адресным входом соответствующего ко мутатора 22, который подключает к своему выходу большее значение, а в случае равенства чисел любое (заранее определенное) из них. Схема строится по йирамидальному принципу С выходов коммутаторов данные попад ют на (2 + 1)-й узел сравнения. Одно временно выходы узлов сравнения заведены на соответствующие входы дешифра тора 23, через который может осуществляться вьшод на индикацию вида неисправности. Выход равенства значений (2 +1)-го узла сравнения является; управляющим: для дешифратора и разрешает индикацию вида неисправности при ее наличии. . Если тестовое воздействие с выхо да счетчика 3 (импульсов) некоррект но, единичный сигнал на выходе блока 6 памятк не появляется, и информация с выходов проверяемого узла 10 и блока 9 памяти в блок 18 не поступает. В случае отсутствия неисправности проверка продолжается до тех пор, пока на выходах счетчика (импульсов) не появится единичная комбинация, которая поступает на вход элемента И-НЕ 7, на выходе которого появля,ется сигнал логического нуля, который поступает на вход злемента И 2, препятствуя прохождению импульсов с тактовогб генератора 1 в счетчик 3 (импульсов), Ьдновременно нулевой сигнал поступает на выход 19 устройства, сигнализируя об окончании проверки. Введение в предлагаемое устройство блока 6 памяти позволяет производить проверку тестов на корректность, что наряду свведенным в качестве задатчика эталонного сигнала блока 9 памяти существенно повышает достоверность контроля из-за уменьшения вероятности появления ошибок первого рода, т.е. вероятности признания годных схем негодными. Использование устройства позволяет производить проверку логических узлов с повьшсенной степенью интеграции.

J I / k t

I

W f

zz

п:

4 Ф

ч f V f

гз

Фи&.г