Микропрограммный процессор Советский патент 1990 года по МПК G06F15/00 G06F11/26 

1

(21)4342851/24-24

(22)И.12.87

(46) ЗО.ОЗоЭО. Бюл. № 12

(72) Л.И. Дрель, И.С. Мугинштейн

и Э.Е. Шварц

(53) 681.3(088.8)

(56) Авторское свидетельство СССР

№ 985791,- кл. G Ob F 15/20, 1980.

Авторское свидетельство СССР № , кл. G 06 F 15/00; 1981.

(54) МИКРОПРОГРАММНЫЙ ПРОЦЕССОР (57) Изобретение относится к вычислительной технике и может быть использовано при разработке микропрограммных процессоров цифровых вычислительных машин. Цель изобретения - повышение полноты контроля. Это достигнуто за счет подсчета управляющих сигналов, выдаваемых в устройства ввода-вывода (УВВ), запоминания информации, переданной в УВВ, и программного анализа достоверности переданных управляющих

к

сигналов и информации. Микропрограммный процессор содержит операционный блок 1, блок 2 памяти микропрограмм, регистр 3 микрокоманд, первый мультиплексор 4, второй мультиплексор 5, третий мультиплексор 6, блок 7 синхронизации, счетчик 8, дешифратор 9 операций, регистр 10 связи с блоками памяти, входной регистр И связи с устройствами ввода-вывода, выходной регистр 12 связи с устройствами ввода-вывода, группу триггеров 13 запоминания требований приостанова, группу триггеров 14 запоминания требова- v ний прерывания, блок 15 приоритета, блок 16 выдачи управляющих сигналов в УВВ, первую группу элементов ИЛИ 17. Кроме того, в процессор введены вторая и третья группы элементов ИЛИ 24, 25, второй и первый элементы И 26,27, первый и второй элементы ИЛИ 28,29, четвертый мультиплексор 30 и триггер контроля 31. 6 ил.

(Л

Изобретение относится к вычислительной технике и может быть использовано при разработке микропрограммных процессоров цифровых вычислительных машин. Цель изобретения - повышение полноты контроля. Это достигнуто за счет подсчета управляющих сигналов, выдаваемых в устройства ввода-вывода (УВВ), запоминания информации, переданной в УВВ, и программного анализа достоверности переданных управляющих сигналов и информации. Микропрограммный процессор содержит операционный блок 1, блок 2 памяти микропрограмм, регистр 3 микрокоманд, первый мультиплексор 4, второй мультиплексор 5, третий мультиплексор 6, блок 7 синхронизации, счетчик 8, дешифратор 9 операций, регистр 10 связи с блоками памяти, входной регистр 11 связи с устройствами ввода-вывода, выходной регистр 12 связи с устройствами ввода-вывода, группу триггеров 13 запоминания требований приостанова, группу триггеров 14 запоминания требований прерывания, блок 15 приоритета, блок 16 выдачи управляющих сигналов в УВВ, первую группу элементов ИЛИ 17. Кроме того, в процессор введены вторая и третья группы элементов ИЛИ 24,25, второй и первый элементы И 26, 27, первый и второй элементы ИЛИ 28, 29, четвертый мультиплексор 30 и триггер контроля 31. 6 ил.

Шаг

Изобретение относится к вычислительной технике и может быть использовано при разработке микропрограммных про- цесроров цифровых вычислительных машин.

Цель изобретения - повышение полноты контроля.

На фиг. 1 представлена структурная схема предлагаемого микропрограммного процессора; на фиг. 2 - струк- ю турная схема операционного блока; на фиг. 3 структурная схема блока синхронизации; на фиг. 4 - структурная схема блока выдачи управляющих сигналов устройства ввода-вывода; на 15 |фиг. 5 временная диаграмма работы блока синхронизации; на фиг. 6 - временные диаграммы формирования управ - ляющих сигналов команды вывода, уп- равл йющих сигналов команды ввода, уп- 2о равляющих сигналов в режимах приоста- нова вычислений и прерываний.

Микропрограммный процессор (фиг.1) содержит операционный блок 1, блок 2 пбмяти микропрограмм, регистр 3 мик- 25 рокоманд, первый k, второй 5 и третий 6 мультиплексоры, блок 7 синхронизации, счетчик 8, дешифратор 9 операций, регистр 10 связи с запоминающими устройствами (ЗУ), входной 1 1 и 0 выходной 12 регистры связи с устройствами ввода-вывода (УВВ), группу 13 триггеров запоминания требований при- останова ввода-вывода, группу 1 триг- геров запоминания требований прерывания, блок 15 приоритета, блок 16 вы- 5 дачи управляющих сигналов в УВВ и первую группу 17 элементов ИЛИ, выходы 18-21 процессора, вход 22 процессора, выход 23 процессора, вторую 24 и третью 25 группы элементов ИЛИ, второй 26 и первый 27 элементы, первый 28 и второй 29 элементы ИЛИ, четвертый мультиплексор 30 триггер 31 контроля, входы 32, 33 и 3 процессора. 45

Операционный блок 1 (фиг. 2) содержит сумматор 35 (М+2)-разрядные мультиплексоры 36 и 37, М-разрядный демультиплексор 38 и группу из М регистров 39.

Блок 7 синхронизации (фиг. 3) содержит генератор 40 импульсов, счетный триггер 41, кольцевой регистр k2 сдвига, элементы И 43 и 44.

Блок 16 выдачи управляющих сигнаJ лов в УВВ (фиг. 4) содержит триггеры 55 45 ввода, 46 вывода, 47 запроса адреса, 48 запросов кодов прерываний, элементы И 49 52

50

5 о

5 0 5 5

5

0

Микропрограммный процессор (фиг.1) работает следующим образом.

Выходы регистра 3 микрокоманд соответствуют определенным полям микрокоманды: адреса перехода, операции и функций операционного блока, выбора источников ветвления адресов, управления работой блоков памяти (вы- эд 18 процессора), управления работой мультиплексора 6, управления дешифратором 9 операций.

Прием очередной микрокоманды из блока 2 микропрограммной памяти на регистр 3 микрокоманд производится синхронно с сигналами с выхода блока 7, определяющими период следования микрокоманд, и по времени совпадает с задним фронтом этих сигналов.

На регистр 10 связи с блоками памяти (ЗУ) по управляющему сигналу с выхода дешифратора 9 производится прием команды, выбранной по адресу, находящемуся на выходе 19 процессора. Начало выборки команды из блоков памяти определяет сигнал обращения за командой, выдаваемой по окончании предыдущей команды с выхода регистра 3 микрокоманд. При этом мультиплексор 6 с сигналом с выхода регистра 3 микрокоманд переключен таким образом, что на его выход проходит информация, поступающая от блоков памяти на информационный вход 22 процессора.

Следующим этапом выполнения команды является формирование адреса операнда, при этом выполняемые в микропрограмме действия зависят от вида адресации (прямая, относительная, косвенная), который определяется полем признака адресации команды. Разряды признака адресации поступают с выхода регистра 10 связи с блоками памяти (ЗУ) на младшие разряды мультиплексора 4, а на его вход поступает управляющая информация с выхода регистра 3 микрокоманд, которая разрешает прохождение информации на выход первого мультиплексора 4. Информация с выходов мультиплексора 4 поступает на входы группы 17 элементов ИЛИ, а на другие их входы подается информация с выхода регистра 3 микрокоманд, которая представляет собой поле адреса перехода К следующей микрокоманде. Причем младшие разряды адреса перехода, по количеству равные разрядам признака адресации, должны быть О, например, 00101101000 (при количестве разрядов

51553984

признака адресации, равном трем). от

6k пр ма

Результат логического сложения на выходах элементов ИЛИ группы 17 элементов ИЛИ в зависимости от значения разрядов признака адресации определяет одну из восьми ячеек блока 2. Таким образом организуется ветвление к группе ячеек блока 2 в зависимости от вида признака адресации.

Формирование адреса операнда осуществляется в операционном блоке 1 и представляет собой выделение адресной части команды и передачу ее на выход процессора (прямая адресация) либо сложение выделенной адресной части команды с одним из индексных регистров (при относительной адресации) и передачу результата также на выход процессора.

Выделение адресной части команды осуществляется путем логического умножения константы с количеством единичных битов, равным адресной части команды, на саму команду,. Например, при 16-разрядной.команде, когда адресной частью является младшие 10 разрядов осуществляется логическое умножение на константу 0000001111111111, в результате чего старшие шесть разрядов обнуляются. При этом информация на выходе регистра 3 микрокоманд определяет вид выполняемой сумматором 35 (фиг. 2) функции (арифметическое сложение, логическое сложение и т.д.) адрес регистра 39 операционного блока в который записывается результат и адреса операндов (управление мультиплексорами 36 и 37)) участвующих в выполнении указанной функции.

Адрес операнда, полученный на сумматоре 35, поступает на выход 19 процессора „

Для выполнения действий, определяемых кодом операции команды, производится выход в начало микропрограммы выполнения текущей команды, для чего разряды кода операции, хранящиеся на регистре 10 связи с блоками памяти (ЗУ) поступают через старшие разряды первого мультиплексора k на другие входы элементов ИЛИ группы 1 элементов ИЛИ0 При этом на другие входы элементов ИЛИ 17 поступает адрес перехода с нулями в старших разрядах, по количеству равных коду операции. При шестиразрядном коде операции на выходах элементов ИЛИ 17 получается информация, определяющая в зависимости

0

5

0

5

значения кода операции одну из ячеек блока 2. Каждая из указанных 6k ячеек является начальной в микропрограмме выполнения одной из б команд, составляющих систему команд.

При обмене процессора с устройствами ввода-вывода по командам ввода- вывода (синхронный обмен, формирование адреса операнда и выход в начало выполнения микропрограммы) процесс осуществляется описанным выше образом. Сформированный адрес с выхода операционного блока 1 принимается по сиг-налу с выхода дешифратора 9 на выходной регистр 12 связи с УВВ и в сопровождении управляющего сигнала ввода (при команде ввода) или вывода (при команде вывода), сформированного в блоке 16 выдачи управляющих сигналов в УВВ, поступает в УВВ.

Синхронизацию работы узлов процессора осуществляет блок 7 (фиг. 3) вырабатывающий на элементе строби- 5 рующий сигнал, управляющий приемом ми- микрокоманды на регистр микрокоманд 3 и работой операционного блока 1. Кольцевой регистр сдвига 42 и элемент Л 3 осуществляют формирование сиг

чалов, синхронизирующих работу блока 16 выдачи управляющих сигналов в УВВ и блока 15 приоритета. Временная (эамма работы блока синхронизации представлена на фиг. 5.

При выполнении команды вывода ин- эормация, выбранная из ячейки блока памяти по адресу, поступившему с выхода 19 процессора, принимается на регистр 10 связи с блоками памяти (ЗУ) через вход мультиплексора 6 связи с блоками памяти и через операционный блок 1, выполняющий функцию передачи, принимается на выходной регистр 12 связи с УВВ по сигналу с выхода дешифратора 9 и передается в УВВ. Временная диаграмма формирования управляющих сигналов команды вывода приведена на фиг. 6.

При выполнении команды ввода информация из УВВ через вход мультиплексора 30 с входа процессора принимается на входной регистр 11 связи с УВВ по стробу, поступающему с выхода дешифратора 9. Принятая на входной регистр 11 связи с УВВ информация через операционный блок 1,выполняющий в данном режиме функцию передачи, принимается на регистр 10 связи с блоками памяти через вход мультиплексора 6 и далее через вход мультиплексора 5, управляемого сигналом с выхода дешифратора 9, поступает в блоки памяти на запись через выход 21. Временная диаграмма формирования управляющих сигналов команды ввода приведена на фиг.6.

ставляющий собой набор RS-триггеров 45-48 и элементов . Каждый RS- триггер фиксирует наличие и окончание определенного режима обмена (обмен по приостанову ввода и командам ввода - триггер 45, обмен по приостанову вывода и командам вывода триггер 46, наличие режима приостаноча При обмене процессора с УВВ по зап-jgтриггер 47, обмен по прерывания - - росам, поступающим -асинхронно из УВВтриггер 48) по сигналам, поступающим (режим приостанова основной програм-с выхода дешифратора 9. Синхроимпуль- мы или режим прерываний), производитсясы, поступающие на входы элементов запоминание запросов на RS-триггерахИ49 52, определяют момент выдачи уп- 13 запоминания требований приостанова 75равляющих сигналов с УВВ, характер- ввода-вывода или 14 прерываний.ных для того режима обмена, который

Принятый запрос (или несколько зап-определен состоянием триггеров 45-48

росов) поступает в блок 15 приорите-(входы элементов И49-52). Временные

та, реализующий очередность обработкидиаграммы (фиг. 6) представлены на

запр зсов и выдающий на выход код виа запроса, принятого к обработке, и признак наличия запроса. Блок приоритета может быть реализован на БИС 589ИК14, 585ИК14.

Блок приоритета 15 осуществляет на внутренний регистр запросов под управлением сигнала с выхода кольцевого регистра 42 сдвига с выхода блока 7 и их хранение до следующего приема„ С момента приема запроса на выходе блока 15 приоритета находится зашифрованный код запроса. Под управлением сигнала с выхода элемента И43 блок 15 приоритета выдает на выход сигнал, определяющий момент начала обработки запроса.

Микропрограмма выполнения любой команды предполагает в последней ми- микрокоманде анализ запросов, и в случае их- наличия производится ветвление микропрограммы по коду зап- роса с выхода блока приоритета с переходом в начало микропрограммы обработки соответствующего запроса, при этом следующая команда не выполняется, а ее адрес хранится в одном из регистров операционного блока 1. По окончании обработки запроса ввода (вывода) или группы запросов производится выполнение команды, которая былэ5о но чтению информации из ячеек памяти.

бы следующей в случае отсутствия запросов, или же производится передача управления подпрограммы прерывания в случае прерывания.

Формирование управляющих сигналов для УВВ в соответствии с временной диаграммой, представленной на фиг, 6, осуществляет блок 16 выдачи управляющих сигналов в УВВ (фиг. 4), предАппаратный контроль передачи информации между УВВ и процессором осуществляется путем проверки на четность кодов по контрольному разряду, 55 Для осуществления программного контроля аппаратуры связи с внешними устройствами в состав системы команд введены две команды контроля: Установка триггера контроля и Сброс

39848

ставляющий собой набор RS-триггеров 45-48 и элементов . Каждый RS- триггер фиксирует наличие и окончание определенного режима обмена (обмен по приостанову ввода и командам ввода - триггер 45, обмен по приостанову вывода и командам вывода триггер 46, наличие режима приостаноча примере 12-разрядного кольцевого регистра 42 сдвига.

При обмене с УВВ по требованиям ввода (вывода) процессор выдает в УВВ сигнал с управляющего выхода

процессора 23, инициирующий выдачу в процессор адреса ячейки, который через вход мультиплексора 30 принимается на входной регистр 11 связи с УВВ (сигнал запроса адреса ГЗА) и через

операционный блок 1, выполняющий функцию передачи, принимается на выходной регистр связи с УВВ. Далее алгоритм аналогичен алгоритму выполнения команд ввода (вывода).

Обмен с прерыванием программы предполагает выдачу в УВВ управляющих сигналов, по количестве равных числу видов прерываний, инициирующих выдачу в процессор кода прерывания (сигналов

запроса кода прерывания - ЗКП), который через вход мультиплексора 30 принимается на входной регистр 11 связи с УВВ и через операционный блок 1, выполняющий функцию передачи, принимается на регистр 10 связи с блоками памяти (ЗУ) для записи его в качестве

старого слова состояния программы. Выборка новых слов состояния программы производится из ячеек памяти аналогич

Аппаратный контроль передачи информации между УВВ и процессором осуществляется путем проверки на четность кодов по контрольному разряду, Для осуществления программного контроля аппаратуры связи с внешними устройствами в состав системы команд введены две команды контроля: Установка триггера контроля и Сброс

триггера контроля. По команде установки сигналом с выхода дешифратора 9 производится установка триггера 31 контроля в 1, а также установка в

1 всех триггеров группы 13 триггеров запоминания требований приостанова ввода-вывода и группы 1 триггеров запоминания требований прерываний. Сигнал с выхода триггера 31 контроля поступает на вход элемента И26 и разрешает прохождение каждого управляющего сигнала, из блока 16 выдачи управляющих сигналов в УВВ через элемент ИЛИ 28, выдаваемого в УВВ, через элемент ИЛИ 29 на счетный вход счетчика 8. Установка счетчика 8 в исходное состояние (осуществляется в каждой команде через вход элемента И27), запрещается сигналом с инверсного выхода триггера 31 контроля, поступающим на вход элемента И 27. Таким образом, производится подсчет управляющих сигналов, выдаваемых процессором в УВВ за время прохождения прог- раммы контроля. Сигнал с выхода триггера 31 контроля осуществляет переключение мультиплексора 30 таким образом, что информация, выдаваемая в УВВ с выхода процессора 20, поступает на его вход (вход мультиплексора 30) и запоминается в одном из регистров операционного блока 1 с целью программного контроля передавав

мой в УВВ информации. Кроме того, информационному входу операционного

40

нал с выхода триггера 31 контроля поступает на вход мультиплексора 4 для организации ветвления в микропрограмме обработки прерывания. Ветвление организовано с целью запрета передачи управления подпрограмме обработки прерывания и осуществления передачи управления в определенную точку программы контроля. В процессе выполнения программы контроля производится последовательная обработка требований, хранящихся на триггерах в порядке убывания приоритета, до тех пор, пока не будут обработаны все требования, производится сравнение передаваемой информации с эталонной, а также подсчет управляющих сигналов, выдаваемых в УВВ, и запись, содержимого счетчика 8 в ячейку памяти с последующим сравнением с эталонной с суммой. По окончании программы конт- роля по команде сброса триггера контроля схема переводится в исходное состояние. В этом случае на счетный

блока, выходу управления запоминающи ми устройствами процессора, первым входам элементов-ИЛИ первой группы, управляющему входу первого мультиплексора, управляющему входу второго мультиплексора, входу дешифратора оп раций, первый, второй, третий, четвертый, пятый, шестой и седьмой выхо которого соединены соответственно с 45 входами установки в О триггеров за поминания требования приостанова вво да-вывода группы, входами установки О триггеров запоминания требований прерывания группы, синхровходом вход ного регистра связи с устройствами ввода-вывода, синхровходом выходного регистра связи с устройствами ввода- вывода,, информационным входом блока выдачи управляющих сигналов в устрой ства ввода-вывода, управляющим входо третьего мультиплексора, синхровходо регистра связи с запоминающими устро ствами, выход которого подключен к информационному входу счетчика, к вт

50

84Ю

вход счетчика 8 сигналы поступают только с выхода дешифратора 9 через вход элемента ИЛИ 28, а установка производится сигналом с выхода дешифратора 9 через вход элемента И 27.

0

5

5

0

0

формула изобретения

Микропрограммный процессор, содержащий операционный блок, блок памяти микропрограмм, регистр микрокоманд, первый, второй и третий мультиплексоры, блок синхронизации, счетчик, е- шиф ратор операций, регистр связи с запоминающими устройствами, входной и выходной регистры связи с устройствами ввода-вывода, группу триггеров запоминания требований приостанова ввода-вывода, группу триггеров запоминания требований прерывания, блок приоритета, блок выдачи управляющих сигналов в устройства ввода-вывода и первую группу элементов ИЛИ, выходы которых соединены с адресными входами блока памяти микропрограмм, выходы которого соединены с информационными входами регистра микрокоманд, выходы полей операции, управления запоминающими устройствами, адреса перехода, выбора источников ветвления адресов, управления работой мультиплексора, управления дешифратором операций которого подключены соответственно к первому

информационному входу операционного

блока, выходу управления запоминающими устройствами процессора, первым входам элементов-ИЛИ первой группы, управляющему входу первого мультиплексора, управляющему входу второго мультиплексора, входу дешифратора операций, первый, второй, третий, четвертый, пятый, шестой и седьмой выходы которого соединены соответственно с входами установки в О триггеров запоминания требования приостанова ввода-вывода группы, входами установки в О триггеров запоминания требований прерывания группы, синхровходом входного регистра связи с устройствами ввода-вывода, синхровходом выходного регистра связи с устройствами ввода- вывода,, информационным входом блока выдачи управляющих сигналов в устройства ввода-вывода, управляющим входом третьего мультиплексора, синхровходов регистра связи с запоминающими устройствами, выход которого подключен к информационному входу счетчика, к вто

10

15

j- 25

ому информационному входу операционного блока, к первым информационным входам первого и третьего мультиплекоров, выход операционного блока соеинен с выходом адресации запоминаюих устройств процессора, первым инормационным входом второго мультипексора, информационным входом выходного регистра связи с устройствами ввода-вывода, выход которого соединен с выходом информации в устройства ввода-вывода процессора, выход счетчика подключен к вторым информационным входам первого и третьего мультиплексоров, выходы которых соединены соответственно с вторыми входами элементов ИЛИ первой группы и выходом информации в запоминающие устройства

процессора , выходы триггеров заломи- 20 нания требований приостанова ввода-вывода группы и выходы триггеров запоминания требований прерывания группы соединены соответственно с первым и вторым входами блока приоритета, вы ход которого подключен к третьему информационному входу первого мультиплексора , а третий вход соединен с первым выходом блока синхронизации, второй выход которого подключен к входу 30 разрешения блока выдачи управляющих сигналов в устройства ввода-вывода, а третий выход соединен с синхровходом регистра микрокоманд и с синхровхо- дом операционного блоке, третий инфор-дз мационный вход которого подключен к

выходу входного регистра связи с устройствами ввода-вывода, второй информационный вход второго мультиплексора соединен с первым информационным вхо- 0 дом процессора, выход второго мультипексора подключен к информационному входу регистра связи с запоминающими устройствами выход бпока выдачи управляющих сигналов в устройства ввода-вывода соединен с выходом управления, устройствами ввода-вывода процессора, отличающийся тем, что. с целью повышения полноты конт45

10

15

25

20 30дз

0 45

роля, он содержит вторую и третью группы элементов ИЛИ,рервый и второй элементы И, первый и второй элементы ИЛИ, четвертый мультиплексор и триггер контроля, причем восьмой, девятый, десятый выходы дешифратора операций соединены соответственно с первым входом первого элемента И, первым входом первого элемента ИЛИ, входом установки в О триггера контроля, одиннадцатый выход дешифратора операций соединен с входом установки в 1 , триггера контроля и с первыми входами элементов ИЛИ второй и третьей групп, выходы которых подключены соответственно к входам установки в 1 триггеров запоминания требований приостанова ввода-вывода группы и входам установки в 1 триггеров запоминания требований прерывания группы, а вторые входы соединены соответственно с входом запроса приостанова и входом запроса прерывания процессора, второй информационный вход процессора соединен с первым информационным входом четвертого мультиплексора, выход которого подключен к информационному входу входного регистра связи с устройствами ввода-вывода, второй информационный вход четвертого мультиплексора соединен с выходом выходного регистра связи с устройствами ввода-вывода, управляющий вход четвертого /, мультиплексора, четвертый информационный вход первого мультиплексора, первый вход второго элемента И подключены к прямому выходу триггера контроля, инверсный выход которого соединен с .вторым входом первого элемента И, выходом соединенного с входом приема информации счетчика, счетный вход которого соединен с выходом первого элемента ИЛИ, вторым входом соединенного с выходом второго элемента И, выход выдачи управляющих сигналов в устройства ввода-вывода соединен с входами второго элемента ИЛИ, выход которого подключен к второму входу второго элемента И,

Фиг. г

ФигЛ

Пнер JTJ-UTJ4JTTJTJTJTJTJTJ jajTJlJTJT.

Cvemn трак 41.

Зли 44

Ш

Признак Вывода $ Ш