Коррелятор Советский патент 1990 года по МПК G06F17/15 

бм

сл ел

го х эо ел

, Изобретение относится к измерительной и вычислительной технике и может быть использовано в системах обработки сигналов.

Цель изобретения - упрощение устройства .

На чертеже приведена схема коррелятора .

Коррелятор содержит блок 1 задержки, накапливающие Сумматоры 2 и 3, сумматоры,Ц, блоки 5 памяти, регистры 6, коммутатор 7} блоки 8 инверсии знака, блок 9 нормирования, блок 10 инверсии знака, сумматор 11 и синхро- низатор 12.

Коррелятор работает следующим обрезом.

Поступающий с выхода блока 9 сиг

5

39854

После записи в блоки 5 памяти части соответствующей задан1-К

10

сигнала X

ной длительности Т, начинается последовательная обработка каждой из полученных записей. При этом запись воспроизводится в порядке убывания п. Воспроизводимый с выхода блока 5 сигнал Zh(k) подается через коммутатор 7 на вход первого накапливающего сумматора 2, на входе которого для последовательных моментов времени (шагов) имеем:

s к

о -

Vi+

JH-Ј

v,

ZN-4 +

+ Z.

or

Изобретение относится к измерительной и вычислительной технике. Цель изобретения - упрощение. В корреляторе точно определяется среднее произведение двух сигналов без применения операции умножения. Это достигается тем, что один из сигналов записывают в режиме накопления (суммирования с предыдущей записью) в блок памяти по адресам, определяемым вторым сигналом. Полученная запись воспроизводится в порядке убывания адресов, а воспроизводимый сигнал дважды осредняют по времени. Коррелятор содержит блок 1 задержки, накапливающие сумматоры 2,3, сумматоры 4, 11, блоки 5 памяти, регистры 6, коммутатор 7, блоки 8, 10 инверсии знака, блок 9 нормирования, синхронизатор 12. 2 з.п. ф-лы, 1 ил.

нал ° Y- подается на блок 10 инверсии знака, где выделяется его модуль /Y-| следовательно, разрядность снижается на единицу (знаковый разряд)t который поступает на адресные блоков 50памяти и определяет адрес ячейки каждого из них,, в которую будет осуществлена запись. Содержимое этой ячейки переписывается в соответствующий регистр 6 и поступает на вход соответствующего сумматора k, на второй вход которого с соответствующего (выхода блока 1 задержки через блок 8 инверсии знака подается с соответствующей задержкой второй из анализируемых сигналов X . Поскольку блоки 8 и 10 управляются одним сигналом (знаком Y|) они не изменяют знака произведения Х; Y;.

Получаемая на выходе сумматора k сумма записывается в указанную выше ячейку соответствующего блока 5о В результате в ячейке с номером п накапливается сумма Zh(k) тех значений X ;, с соответствующим знаком, для которых (V;)n. Следовательно,

ми

Y;

max Y;

n

Zh(k), (1)

Учитывая, что фактическое значение YJ пропорционально величине (Y;

- Y +

.)

1) Y; +

для более 1

2

ной оценки корреляционной функц получаем выражение И

КуЛЮ 21

(n+-)Zn(k),

Следовательно, на выходе второго накапливающего сумматора 3 на предпоследнем и последнем шаге имеем соответственно:

м-«

5

0

5

0

45

50

5

и

-,- V

si+

. ..+SM

(Ds

(3)

CNч

zn +

ь

(4)

что совпадает с выражением МZl(n

Из выражений (3) и (k) видно, что как СN , так и Сц дают одинаковую .по точности оценку корреляционной функции Hxu(k), соответственно, сверху и снизу с точностью до постоянного множителя „

Из выражения (4) следует, что на выходе сумматора 11 (выходе коррелятора) получаем выражение (2), соответствующее наиболее точной оценке корреляционной функции RXU (k).

формула изобретения

pa, i-й ,... ,N выход блока задержки соединен с первым входом Ј-го сумматора, выход которого соединен с информационным входом 1-го бло

ка памяти, выход которого соединен с Ј-м информационным входом коммутатора и с информационным входом i-го регистра, выход которого соединен с вторым входом 1-го сумматора, выход ком-ю лью упрощения за счет уменьшения

мутатора соединен с информационным входом первого накапливающего сумматора, выход которого соединен с информационным входом второго накапливающего сумматора, прямой выход которого 15 является выходом коррелятора, третий выход синхронизатора соединен с входом разрешения записи-считывания каждого блока памяти, четвертый выход синхронизатора соединен с тактовым 20 входом каждого регистра, пятый выход синхронизатора соединен с управляющим входом коммутатора.

входы которого соединены соответственно с выходом второго накапливающего сумматора и с инверсным выходом первого накапливающего сумматора, выход (N+1)-ro сумматора является выходом коррелятора.

5 0

5

объема памяти блоков памяти, он содержит (М+1)-блок инверсии знака и блок нормирования, причем вход блока нормирования является вторым входом, коррелятора, тактовый вход блока нормирования соединен с шестым выходом синхронизатора, i-й выход блока задержки соединен с информационным входом 1-го блока инверсии знака, выход которого соединен с первым входом 1-го сумматора, выход блока нормирования соединен с информационным ; входом блока инверсии знака, выход которого соединен с адресным входом каждого блока памяти, вход управления знаком каждого блока инверсии знака подключен к входу знакового разряда второго входа коррелятора.