ЦИФРОВОЙ КОРРЕЛЯТОР Российский патент 1996 года по МПК G06F17/15 

Изобретение относится к области радиолокации и предназначено для реализации операции свертки двух сигналов принимаемого и опорного. Указанная операция является основной для корреляционного метода приема, который широко используется в радиолокации при измерении координат цели.

Известны устройства для вычисления корреляционного интеграла и свертки функций, содержащие цифровую линию задержки, перемножитель и интегратор, вход которого соединен с выходом перемножителя.

Одним из таких устройств является циклический цифровой коррелятор, описанный в патенте США N 3717756 от 20.02.73 г. МКИ5 G 06 F 15/34, НКИ 235-181. Указанное устройство содержит две циклических памяти, умножитель и накопитель. Из исследуемого входного сигнала производится выборка дискретных данных и вырабатывается серия двоичных сигналов, которая запоминается в одной памяти. Коэффициенты корреляции входного сигнала вычисляются при формировании произведений выборок и суммировании этих произведений с соответствующими коэффициентами корреляции, которые были записаны раньше в другой памяти. При этом получаются новейшие данные при выборке дискретной информации из входного сигнала.

Другим аналогичным устройством является монолитная схема дискретной цифровой свертки, описанная в патенте США N 4489393 от 18.12.84 г. МКИ5 G 06 F 7/38, НКИ 364-728. Указанная схема содержит N запоминающих схем для хранения N соответствующих значений первой функции, N умножителей, имеющих один вход, связанный с соответствующей запоминающей схемой, и вторые входы, связанные друг с другом, чтобы получить N последовательных значений второй функции, и вырабатывающих выходные сигналы, указывающие на достижение соответствующих значений первой функции и последовательные значения второй функции, N сдвиговых регистров, N сумматоров, имеющих первые входы, связанные с выходами соответствующих умножителей, выходы, связанные с соответствующими сдвиговыми регистрами, и вторые входы для получения накопленных данных от соседних сдвиговых регистров. Сумматоры и сдвиговые регистры объединены в цепь, в которой каждый сумматор объединяет результат умножителя с накопленной суммой, полученной от соседнего сумматора в цепи, и последний сумматор вырабатывает последовательность из N сложений накопленных результатов, пропорциональных дискретному значению свертки первой и второй функций.

Известные устройства обладают невысоким быстродействием, т.к. накопление отсчета корреляционного интеграла осуществляется последовательно.

Наиболее близким про технической сущности и по наибольшему совпадению признаков, выбранным в качестве прототипа, является цифровой коррелятор, описанный в патенте США N 4025772 от 24.05.77 МКИ5 G 01 S 9/02, НКИ 235-166, представленный на фиг.8 и содержащий первую цифровую линию задержки, на первый вход которой поступает принимаемый сигнал, вторую цифровую линию задержки, на первый вход которой поступает опорный сигнал, перемножитель, входы которого соединены с выходами первой и второй линий задержки, интегратор, вход которого соединен с выходом перемножителя, синхронизатор, адресный счетчик, вход которого соединен с первым входом синхронизатора, второй и третий выходы синхронизатора соединены, соответственно, со вторыми входами первой и второй цифровых линий задержки, первый и второй выходы адресного счетчика соединены, соответственно с адресными входами первой и второй цифровых линий задержки, а выходной сигнал снимается с выхода интегратора.

Недостатком прототипа является невысокое быстродействие, определяемое следующими причинами. Обработка отсчетов принимаемого сигнала по времени осуществляется последовательно, но все отсчеты уже содержатся в цифровой линии задержки. Кроме того, необходимо разделить во времени этапы накопления данных и их обработки. В том случае, если входной сигнал поступает непрерывно, это приведет к потере информации.

Цель изобретения повышение быстродействия цифрового коррелятора.

Указанная цель достигается тем, что в цифровой коррелятор, содержащий интегратор, синхронизатор, адресный счетчик, вход которого соединен с выходом синхронизатора, дополнительно введены первая, вторая группы цифровых линий задержки, представляющая собой набор из цифровых линий задержки, группа перемножителей, третья группа цифровых линий задержки, четвертая группа цифровых линий задержки, первый демультиплексор, на вход которого подан принимаемый сигнал, а его выходы соединены с первыми входами цифровых линий задержки первой и третьей групп, второй демультиплексор, на вход которого подан опорный сигнал, а его выходы соединены с первыми входами цифровых линий задержки второй и четвертой групп, первая группа коммутаторов, первые входы которых соединены с выходами цифровых линий задержки первой группы, вторые входы с выходами цифровых линий задержки третьей группы, а выходы с первыми входами перемножителей, вторая группа коммутаторов, первые входы которых соединены с выходами цифровых линий задержки второй группы, вторые входы с выходами цифровых линий задержки четвертой группы, а выходы со вторыми входами перемножителей, сумматор, m-входов которого соединены с выходами перемножителей, а выход со входом интегратора, первый делитель частоты, вход которого соединен с первым выходом синхронизатора, канальный счетчик, вход которого соединен с выходом первого делителя частоты, а выход - с управляющими входами первого и второго демультиплексоров, второй делитель частоты, вход которого соединен с выходом первого делителя частоты, а выход - с управляющими входами коммутаторов первой и второй групп, второй выход синхронизатора соединен со вторыми входами цифровых линий задержки первой и третьей групп, а третий выход синхронизатора соединен со вторыми входами цифровых линий задержки второй и четвертой групп, первый выход адресного счетчика соединен с адресными входами линий задержки первой и третьей групп, а второй с адресными входами цифровых линий задержки второй и четвертой групп, выход интегратора является выходом устройства.

Сопоставительный анализ с прототипом показывает, что заявляемое устройство отличается наличием новых блоков: первой, второй, третьей и четвертой группы цифровых линий задержки, группы перемножителей, первого и второго демультиплексора, первой и второй группы коммутаторов, канального счетчика, первого и второго делителя частоты. Поэтому предлагаемое техническое решение отвечает критерию "новизна".

При сравнении заявляемого устройства с другими техническими решениями не обнаружены решения, обладающие сходными признаками. Известные устройства используют накопление произведений отсчетов принимаемого и опорного сигналов последовательно во времени, что ограничивает быстродействие цифрового коррелятора. Кроме того, отсутствует возможность вести одновременную обработку и накопление сигнала в цифровых линиях задержки. Введение дополнительных групп цифровых линий задержки и перемножителей позволяет проводить параллельную, т.е. одновременную обработку некоторой совокупности отсчетов входного сигнала. Предлагаемое устройство позволяет значительно сократить время анализа, необходимое для оценки корреляционной функции.

Это позволяет сделать вывод о соответствии технического решения критерию "существенные отличия".

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг.2,3,4,5,6,7 реализации его отдельных блоков.

Цифровой коррелятор фиг.1 содержит первую группу цифровых линий задержки 1₁. 1_m, вторую группу цифровых линий задержки 2₁,2_m, перемножители 3₁,3_m, интегратор 4, синхронизатор 5, адресный счетчик 6, вход которого соединен с первым выходом синхронизатора 5, третью группу цифровых линий задержки 7₁, 7_m, четвертую группу цифровых линий задержки 8₁,8_m, первый демультиплексор 9, на вход которого подан принимаемый сигнал, а его выходы соединены с первыми входами цифровых линий задержки первой и третьей групп 1₁,1_m, 7₁,7_m, второй демультиплексор 10, на вход которого подан опорный сигнал, а его выходы соединены с первыми входами цифровых линий задержки второй и четвертой групп 2₁,2_m, 8₁,8_m, первую группу коммутаторов 11₁,11_m, первые входы которых соединены с выходами цифровых линий задержки первой группы 1₁,1_m, вторые входы с выходом цифровых линий задержки третьей группы 7₁,7_m, а выходы с первыми входами перемножителей 3₁,3_m, вторая группа коммутаторов 12₁, 12_m, первые входы которых соединены с выходами цифровых линий задержки второй группы 2₁,2_m, вторые входы с выходами цифровых линий задержки четвертой группы 8₁,8_m, а выходы со вторыми входами перемножителей 3₁,3_m, сумматор 13, m-входов которого соединены с выходами перемножителей 3₁,3_m, а выход - со входом интегратора 4, первый делитель частоты 14, вход которого соединен с первым выходом синхронизатора 5, канальный счетчик 15, вход которого соединен с выходом первого делителя частоты 14, а выход с управляющими входами 1-го, 2-го демультиплексоров 9 и 10, второй делитель частоты 16, вход которого соединен с выходом первого делителя частоты 14, а выход с управляющими входами коммутаторов первой и второй групп 11₁,11_m, 12₁,12_m, второй выход синхронизатора 5 соединен со вторыми входами цифровых линий задержки первой и третьей групп 1₁,1_m, 7₁,7_m, а третий выход синхронизатора 5 соединен со вторыми входами цифровых линий задержки второй и четвертой групп 2₁,2_m, 8₁, 8_m, первый выход адресного счетчика 6 соединен с адресными входами цифровых линий задержки первой и третьей групп 1₁,1_m, 7₁,7_m, а второй с адресными входами цифровых линий задержки второй и четвертой групп 2₁,2_m, 8₁,8_m, выход интегратора 4 является выходом устройства.

Предлагаемое устройство работает следующим образом.

Принимаемый входной сигнал поступает на вход первого демультиплексора 9-Si. Опорный сигнал подается на вход второго демультиплексора 10-Ui. В нечетных периодах сигнала накопление данных осуществляется в цифровых линиях задержки первой и третьей групп 1₁,1_m и 7₁,7_m. Одновременно с этим осуществляется считывание и обработка данных, накопленных в предыдущем периоде сигнала с цифровых линий задержки второй и четвертой групп 2₁,2_m, 8₁,8_m. Такая организация работы устройства с буфером предыдущего периода позволяет обеспечить непрерывный процесс обработки сигнала. В четных периодах сигнала считывание и обработка данных осуществляется с цифровых линий задержки первой и третьей групп 1₁,1_m и 7₁,7_m, а накопление в цифровых линиях задержки второй и четвертой групп 2₁,2_m и 8₁,8_m. Соответствующая коммутация выходов цифровых линий задержки осуществляется с помощью двух групп коммутаторов 11₁,11_m и 12₁,12_m. Сигналы с выходов коммутаторов поступают, соответственно, на первые и вторые входы m перемножителей 3₁,3_m. Сумматор 13 усредняет результаты произведений и полученные отсчеты накапливаются в интеграторе 4.

Выбор конкретной цифровой линии задержки при записи новой информации осуществляется с помощью демультиплексоров 9 и 10, управляемых кодом, формируемым специальным канальным счетчиком 15.

Адрес конкретной ячейки запоминающего устройства в составе цифровой линии задержки формируется с помощью адресного счетчика 6. Синхронизатор 5 обеспечивает синхронную работу всех цифровых устройств.

Первый делитель частоты 14 формирует сигнал переключения демультиплексоров 9 и 10, а второй делитель частоты 16 (1:m) формирует сигнал переключения коммутаторов 11₁,11_m и 12₁,12_m при переходе к следующему периоду сигнала.

Пусть число отсчетов за период сигнала равно N, число перемножителей равно m. В этом случае число ячеек запоминающего устройства каждой цифровой линии задержки составит n=N/m.

Таким образом, эти линии в m раз "короче", чем цифровые линии задержки в прототипе.

Распределение отсчетов входного сигнала Si по цифровым линиям задержки осуществляется с помощью демультиплексора 9 следующим образом
S1 Sm+1.S(n-1)m+1 __→ линия 1₁(7₁)
S2 Sm+2.S(n-1)m+2 --L линия 1₂(7₂)

Sm S2m.SN --L линия 1m(7_m).

Аналогично распределяются отсчеты опорного сигнала Ui, i 1,N
U1 Um+1.U(n-1)m+1 --L линия 2₁ (8₁)
U2 Um+2.U(n-1)m+2 --L линия 2₂ (8₂)

Um U2m.UN --L линия 2 m (8m).

Вновь введенные, по сравнению с прототипом, цифровые устройства: демультиплексоры 9,10, счетчик, коммутаторы, делители частоты, сумматор являются стандартными цифровыми устройствами и примеры их реализации широко представлены в литературе (см. например (3) с. 556-596, рис. 8.18-8.46).

Рассмотрим возможные варианты реализации отдельных (нестандартных) блоков предлагаемого устройства фиг.1, на основе известных технических решений.

Демультиплексор 10 (фиг.1).

Демультиплексор предназначен для распределения отсчетов входного (опорного) сигнала по m каналам. Общая структура демультиплексора для случая m=16 при разрядности входного кода, равном 8 представлена на фиг.2.

Количество секций ДМCi соответствует разрядности входного слова, одна секция коммутирует один его разряд в соответствии с кодом адреса, подаваемым с канального счетчика. Первая половина адресов соответствует первой группе ЦЛЗ Ii, i=1,m, вторая второй группе ЦЛЗ 2i, i=1,m.

Возможная реализация одной секции демультиплексора представлена на фиг. 3.

На информационный вход W1 микросхем 155ИДЗ поступает один разряд входного слова Si. Четыре младших разряда адреса подаются на входы управления Х3, Х4, Х5, Х6 указанных микросхем, а старший разряд адреса на вход Wo "выбор кристалла", причем на одну из схем через инвертор. В результате для одной половины адресов работает одна микросхема, обеспечивая коммутацию между ЦЛЗ 1i, i= 1,m первой группы, для другой вторая микросхема, обеспечивающая коммутацию между ЦЛЗ 2i, i=1,m второй группы.

Адресный счетчик 6 (фиг.1).

Возможная реализация адресного счетчика представлена на фиг.4.

Адресный код для ЦЛЗ 1i, ЦЛЗ 2i первой и второй групп формируется с помощью обычного счетчика Сч1, на который поступают тактовые импульсы от синхронизатора. Разрядность Сч1 равна
n log₂M, где
М объем памяти одной ЦЛЗ.

Сч1 выполнен на микросхеме 155ИЕ5, как показано на фиг.7.

При вычислении взаимных корреляционных функций между входным и опорным сигналами необходимо обеспечивать последовательно различные смещения этих сигналов друг относительно друга. Это достигается смещением адресов для ЦЛЗ 3i, ЦЛЗ 4i третьей и четвертой групп в режиме считывания информации. В режиме записи для всех ЦЛЗ используется один и тот же адрес с выхода Сч1, что обеспечивается с помощью коммутатора КОМ, управляемого сигналом 4m/3n от синхронизатора. КОМ выполнен на микросхеме 533ИП11, как показано на фиг.6.

Смещенный адрес снимается с выхода сумматора, на входы которого подаются исходный адрес и смещение, получаемое с помощью делителя частоты 1:N и второго счетчика Сч2.

Таким образом, после получения одного отсчета корреляционной функции по N точкам сигнала, величина смещения увеличивается на единицу и вычисляется следующий отсчет корреляционной функции.

Синхронизатор 5 (фиг.1).

Основой синхронизатора (фиг.5) является задающий генератор, работающий в автоколебательном режиме, который формирует последовательность тактовых импульсов, непосредственно подаваемых на ЦЛЗ 1, ЦЛЗ 2 первой и второй групп и на адресный счетчик. На ЦЛЗ 3, ЦЛЗ 4 третьей и четвертой групп подаются те же импульсы через инвертор.

Кроме того, тактовые импульсы подаются на входы делителей частоты, с выхода которых снимается сигнал 4m/3n, управляющий режимом работы ЦЛЗ 1(3). Для управления режимом работы ЦЛЗ 2(4) сигнал снимается с инверторов. За счет этого обеспечивается следующее: пока ЦЛЗ 1(3) осуществляет накопление сигнала, т.е. работает в режиме записи, происходит обработка сигнала с выхода ЦЛЗ 2(4), которая работает в режиме считывания.

Повышение быстродействия в m раз по сравнению с прототипом достигается за счет параллельного выполнения операций перемножения отсчетов принимаемого и опорного сигналов. Кроме того, использование дополнительных цифровых линий задержки 7₁,7_m и 8₁,8_m позволяет вести одновременную обработку и накопление данных, что в конечном счете также повышает быстродействие цифрового коррелятора. Известные устройства используют накопление произведений отсчетов принимаемого и опорного сигналов последовательно во времени, что ограничивает быстродействие цифрового коррелятора. Также в этих устройствах отсутствует возможность вести одновременную обработку и накопление сигнала в цифровых линиях задержки. Введение дополнительных групп цифровых линий задержки и перемножителей позволяет проводить параллельную, то есть одновременную обработку некоторой совокупности отсчетов входного сигнала. Поэтому предлагаемое устройство позволяет значительно сократить время анализа, необходимое для оценки корреляционной функции.

На дату подачи заявки на предприятии изготовлен образец заявляемого устройства, находящийся в настоящее время на комплексной регулировке и испытаниях.

Использование заявляемого технического решения в системе обработки сложных радиолокационных сигналов планируется в 1994 году по заказу 9071. ЫЫЫ2 ЫЫЫ4 ЫЫЫ6

Изобретение относится к области радиолокации и предназначено для реализации операций свертки двух сигналов. Цель изобретения - повышение быстродействия. Коррелятор содержит интегратор, синхронизатор, адресный счетчик, группу линий задержки, группы коммутаторов, демультиплексоры, перемножители, сумматор, два делителя частоты и канальный счетчик. 7 ил.

Цифровой коррелятор, содержащий интегратор, синхронизатор и адресный счетчик, вход которого соединен с первым выходом синхронизатора, отличающийся тем, что в него введены первая, вторая, третья и четвертая группы цифровых линий задержки, первая и вторая группы коммутаторов, первый и второй демультиплексоры, перемножители, сумматор, первый и второй делители частоты и канальный счетчик, причем информационные входы первого и второго демультиплексоров являются соответственно входами задания информационного и опорного сигналов коррелятора, выходы первого демультиплексора соединены с информационными входами цифровых линий задержки первой и третьей групп, выходы, которых подключены соответственно к информационным входам коммутаторов первой группы, выходы второго демультиплексора соединены с информационными входами цифровых линий задержки второй и четвертой групп, выходы которых подключены соответственно к информационным входам коммутаторов второй группы, выходы коммутаторов первой и второй групп подключены к первым и вторым входам соответствующих перемножителей, выходы которых соединены с входами сумматора, выход которого подключен ко входу интегратор, выход которого является выходом коррелятора, первый выход синхронизатора через первый делитель частоты соединен с входом канального счетчика и через второй делитель частоты с управляющими входами коммутаторов первой и второй групп, выходы адресного счетчика подключены к адресным входам цифровых линий задержки всех групп, управляющие входы которых соединены с вторым выходом синхронизатора, выход канального счетчика подключен к управляющим входам первого и второго демультиплексоров.