Устройство для подключения устройств ввода-вывода к многосегментной магистрали Советский патент 1990 года по МПК G06F13/10 

(Л CZ

Изобретение относится к вычислительной технике, может быть применено в системах телеобработки и сетях ЭВМ, построенных на базе технических средств Единой системы ЭВМ, для обмена информацией между абонентами и ЭВМ или между двумя ЭВМ по каналам передачи данных и является усовершенствованием изобретения по авт.св. N1272336. Цель изобретения - повышение коэффициента использования оборудования устройства. Это достигается введением в устройство дополнительных связей между блоком сканирования каналов передачи данных, памятью и регистром адреса. 1 з.п.ф-лы, 11 ил.

Изобретение относится к вычислительной технике, может быть применено в системах телеобработки и сетях ЭВМ, построенных на базе технических средств Единой системы ЭВМ, для обмена информацией между абонентами и электронной вычислительной машиной или между электронными вычислительными машинами по каналам передачи данных, и является дополнительным к авт.ев, W 1272336.

Цель изобретения - повышение коэффициента использования оборудования.

На фиг.1 представлена блок-схема устройства; на фиг.2 - схема блока сканирования каналов передачи данных; на фиг.З - схема линейного адаптера; на фиг.4 - схема блока обработки адресов изданных; на фиг. 5 - схема блока связи; на фиг,6 ™ схема узлов связи с блоком отображения,, на

фиг,7 - схема узла синхронизации связи с блоком отображения; на фиг.8 - схема б -тока контроля и задания частоты обмена; на фиг.9 - схема блока синхронизации; на фиг,10 - схема блока переключения каналов ЭВМ; на фиг.I1 - схема блока связи с памятью,

Устройстве содержит (фиг,1) б пок 1 обработки адресов и данных, память 2, регистр 3 следующего адреса, регистр 4 адреса, блок 5 связи, блок 6 сканирования каналов передачи данных, блок 7 отображения, узел 8 связи с блоком отображения, узел 9 синхронизации связи с блоком отображения, блоки 10 контроля и задания частоты обмена, бпок 11 синхронизации, двунаправленные коммутаторы 12 обмена, линейные адаптеры 13, блок

14переключения каналов ЭВМ, Гмюк

15связи с памятью, пополнитепьн ю

СП

ь

® со оо

INJ

память 16, выходы 17 и входы 18 данных линейных адаптеров, выход 19 И вход 20 устройства, соединенные с каналом ввода-вывода первой ЭВМ, выход 21 и вход 22 устройства, соединенные с каналом ввода-вывода второй ЭВМ.

Блок 6 сканирования каналов передачи данных (фиг,2) содержит дешифраг тор 23, регистр 24 передачи данных, регистр 25 вывода, счетчик 26 адреса, буферный регистр 27 адреса, регистр 218 запомненного адреса, мультиплексор

29, управляющую память 30, буферную память 31, коммутатор 32, регистр 23 адреса, первый рабочий 34, второй рабочий регистр 35, регистр 36 адреса памяти, регистр 37 ввода, регистр 38 приема данных, генератор 39 импульсов, делитель 40 тактов, линии 41-51 входов и выхо дов блока 6.

Линейный адаптер 13 (фиг.З) содер

жит первый 52 и второй 53 регистры, мультиплексор 54s первый 55 и второй 56 фронтовые триггеры, статический триггер 57, коммутатор 58, счетный триггер 59г третий 60, четвертый 61 и пятый 62 фронтовые триггеры, линии 63-69 входов и выходов линейно го- адаптера 13,

Блок 1 обработки адресов и данных (фиг.4) содержит регистр 70 командs регистр 71 данныхt узлы 72 и 73 регистров, дешифратор 74, коммутаторы 75 и 76, арифметический узел 77.

Блок 5 связи (фиг.5) содержит дешифратор 78, элемент И 79, узел 80 элементов И, регистр 81 адреса, ре- гистр 82 состояния, регистр 83 управления, буферную память 84, регистр 85 команд, узел элементов И 86, упраляющий вход 87, управляющий выход 88 информационно-управляющий вход 89, адресный выход 909 информационно- управляющий выход 91, информационный выход 92, информационный вход 93.

Узел 8 связи с блоком отображения (фиг.6) содержит счетчик 94, группу регистров 95, селектор-мультиплексор 96, дешифратор 97,, информационно-индикаторный вход 98, тактовый вход 99 установочный вход 100, управляющий вход 101, информационный вход 102, информационный выход 103, информацие но индикаторный выход 104.

Узел 9 синхронизации связи с блоком отображения (фиг„7) содержит

g

5

0

5

0

5

о 5

0

5

генератор 105 импульсов, триггеры 106 и 107, дешифратор 1С8, группу регистров 109, элементы И 110, 111, счетчик 12, элемент И 113, селектор- мультиплексор П4, индикаторный вход П5-, информационный вход 116, синхро- выходы 117-119, информационный выход 120, индикаторный выход 12.

Блок 10 контроля и задания частоты обмена (фиг.8) содержит переключатель 122, дешифратор 123, сумматор 124 по модулю два, элементы НЕ (инверторы) 125, сумматоры 126 по модулю два, триггеры 127, триггеры 128, элементы ИЛИ 129 и 130, адресный вход 131, управляющий вход 132, контрольный вход 133, тактовый вход 134, адресный выход 135, контрольный выход 136, управляющий выход 137.

Елок 11 синхронизации (фиг.9) содержит узел 138 запуска тактов, распределители 139 и 140, узел 141 формирования синхроимпульсов, узел 142 сравнения,

Блок 14 переключения каналов ЭВМ (,фиг.10) содержит наборные поля 143 и 144Э схемы 145 и 146 сравнения, элементы ИЛИ-НЕ 47 и 148, элементы И 149, узлы элементов И 150-153, элемент И 154, триггеры 155, элемент ИЛИ 156, триггер 157, разрешающий вход 158, управляющий вход 159, упран ляющий выход 160.

Блок 15 связи с памятью (фиг.11) содержит дешифратор 161, первый 162 и второй 163 регистры сдвига, регистр 164 управления и регистр 165 состояния, буферную память 166, мультиплексор 167} информационно-управляющий вход 168, информационно-управляющий выход 169, адресно-информационный выход 170 адресно-информационный вход 171,

На фиг,1 и 4 показаны также линии 172-185 входов и выходов блока 1,

Устройство может функционировать совместно с ЭВМ в локальном и удаленном режимах.

В локальном режиме устройство логически подключается к каналу ввода- вьшода выбранной ЭВМ. При передаче данные из ЭВМ поступают через блок 14 в блок 5, откуда переписываются в ре жиме прямого доступа в память 2. Из памяти 2 данные также в режиме прямого доступа пересылаются в блок. 6. После передачи блока данных блок 6 вызывает прерывание программы управления, по которому программа управления либо завершает передачу, либо определяет следующий блок данных в памяти 2, который пересылается в блок 6, который осуществляет параллельно-последовательное преобразование данных и побитно передает их через коммутатор 12 в линейный адаптер 13, откуда данные поступают в канал передачи данных. При приеме данные из канала передачи данных поступают в ЭВМ в обратном порядке. Если во время обмена данными произошел отказ ЭВМ, то блок 14 обеспечивает автоматическое переключение на резервную ЭВМ, тем самым значительно повышая живучесть системы. Блок 15 т дополнительная память 16 в обмене данными между ЭВМ и каналами передачи данных не участвуют.

В целях диагностики, а также в случае отказа устройства блок 15 и дополнительная память 16 обеспечивают загрузку в память 2 внутренних функциональных тестов, хранящихся на магнитном носителе6 Выполнение внутренних функциональных тестов позволяет проверить работоспособност устройства и в случае отказа локализовать неисправность.

В удаленном режиме устройство располагается на значительном удалении от ЭВМ и соединяется с помощью канала передачи данных, выполняющего рол канала концентрации данных, с другим устройством, работающим в локальном режиме. Поток данных при этом описыт вается следующим образом. Устройств вом, работающим в удаленном режиме, принимаются данные из каналов передачи данных и записываются программой управления в память 2. Далее программа управления считьюает данные из памяти 2 и передает их через блок 6 в канал концентрации данных. Из канала концентрации данных данные принимаются устройством, работающим в локальном режиме, и передаются в ЭВМ. Передача из ЭВМ осуществляется в обратном порядке. Блок 15 и дополнительная память 16 обеспечивают загрузку устройства, работающего в удаленном режиме, программой, загружающей рабочую программу управления из ЭВМ по каналу концентрации данных, а также загрузку внутренних функциональных тестов для диагностики устройства.

10

15

20

25

564638б

Устройство работает следующим образом.

При приеме данные из канала передачи данных поступают на вход данных одного из линейных адаптеров 13 (фиг.1, 3).

По фронту тактовой частоты, определяющей скорость обмена и поступающей на тактовый вход 64 линейного адаптера 13, из блока 10 контроля и задания частоты обмена первый бит данных, принимаемых из линии, записывается в триггер 6р и при этом сбрасывается счетный триггер 59. По следующему фронту тактовой частоты счетный триггер 59 установится и сигнал с его выхода вызовет перепись первого бита данных из триггера 60 в триггер 61 и запись в триггер 62 второго бита данных, принятых из линии. При этом установится триггер 57, который указывает на прием двух битов данных. Для обеспечения нормальной работы задержка на элементе 59 должна быть меньше задержки на элементе 60, чтобы первый бит данных из триггера 60 переписался в триггер 61 прежде, чем изменится значение триггера 60, При обращении блока 6 сканирова- ния канатов передачи данных к данному линейному адаптеру 13 сигнал с выхода триггера 57 и биты данных из триггера 61 и триггера 62 через коммутатор 58 поступят на информационный выход 68 линейного адаптера 13.

Прием последующих битов данных из канала связи происходит аналогично. По третьему фронту тактовой частоты в триггер 60 записывается третий бит данных и сбросится счетный триггер 59, по четвертому фронту тактовой частоты произойдет запись третьего и четвертого битов данных соответственно в триггеры 61 и 62 и установится триггер 57. При следующем обращении блока 6 сканирования каналов передачи данных к данному линейному адаптеру 13 опять сигнал с выхода триггера 57, указывающий на прием двух битов, и биты данных через коммутатор 58 поступят на информационный выход 68 линейного адаптера 13. Чтобы обеспечить нормальный прием данных блок 6 сканирования каналов передачи данных должен блокировать прием битов данных в случае 01сутст- вия сигнала, указывающего на прием двух битов, п при наличии его i Орасы30

35

40

45

50

55

715

вать триггер 57 путем подачи на его вход сброса сигнала через информационно-управляющий вход 63 линейного адаптера 13.

С информационного выхода 68 выбранного линейного адаптера 13 через двунаправленный коммутатор I2 обмена биты данных поступают на первый информационный вход 43 блока 6 сканирования каналов передачи данных.

Блок 6 сканирования каналов пехэе- дачи данных при приеме работает сле дующим образом (фиг.2),

С информационного входа 43 блока 6 сканирования каналов передачи данных биты данных записываются через коммутатор 32 в управляющую память 30 Для обеспечения одновременного и независимого обмена данными по всем з- налам передачи данных для каждого линейного адаптера 13 в управляющей памяти 30 и в буферной памяти 31 отведены соответственно постоянная ячейка памяти и постоянная область памяти. Обращение к определенному линейному адаптеру 13 производится в то время, когда на выходе счетчика 26 адреса формируется адрес данного линейного адаптера, Этот адрес через мультиплексор 29 адресует ячейку -управляющей памяти 30 и область буферной памяти 31,

При этом управляющее слово даьньпц хранящееся в ячейке управляющей памяти 30, переписывается в рабочий регистр 34. С помощью битов указателя области, являющихся частью управляющего слова, адресуется одна из ячеек выбранной области буферной памяти 31 При обращении к определенному линейному адаптеру 13 биты данных с входа 43 блока 6 и уже принятые биты данных из рабочего регистра 34 через коммутатор 32 записываются в выбранную ячейку управляющей памяти 30, Если при этом произошло дополнение имеющихся битов генных цо байта, то при следующем обращении к этому ли™ нейному адаптеру 13 этот байт данных перепишется из рабочего регистра 34 через коммутатор 32 в выбранную ячейку области буферной памяти 31. Таким образом, в области буферной памяти 31 будут накапливаться байты данных, принятые из канала передачи данных. Для нормального функционирования блок 6 сканирования каналов передачи данных должен обеспечивать взаимодей

5

0

5

0

5

0

5

0

5

СТВИР и с управляющей программой. С этой целью, чтобы не прерывать периодичность обращений к линейным адаптерам 13, после каждого обращения производится выборка слова из управляющей памяти 30 по адрес} из регистра 33 адреса, куда адрес может быть загружен управляющей программой через регистр 25 вывода с помощью команд вывода. При этом управляющая программа может с помощью команд вывода через регистр 25 вывода и коммутатор 32 изменять фрагменты выбранного слова, хранящегося в управляющей памяти 30, а также с помощью команд ввоца считывать фрагменты слова через рабочий регистр 34 и регистр 37 ввода. Таким образом, обеспечивается непрерывность обращений к линейным адаптерам 13 и взаимодействие с управлчющсй программой, В случае приема из выбранного канала передачи данных в область буферной памяти 31 и двух и более байтов байты в момент обращения к выбранному линейному адаптеру через рабочий регистр 35 записываются в регистр 38 приема данных, адрес памяти из выбранного слова заправляющей памяти 30 через ра бочий регистр 34 записывается в регистр 36 адреса памяти, адрес выбранной ячейки управляющей памяти 30 записывается в регистр 28 запомненного адреса и возникает запрос от блока 6 сканирования каналов. По данному запросу блок 1 обработки адресов и данных приостанавливает выполнение команд управляющей программы и байты данных из регистра 38 приема данных по адресу из регистра 36 адреса памяти записываются в режиме прямого доступа в памяти 2, После пересылки байтов данных в память 2 в первый свободный от команд ввода-вывода интервал времени, предназначенный для взаимодействия с управляющей программой, производится выборка из управ™ ляющей памяти 30 слова по адресу из регистра 28 запомненного адреса, Управляющее слрво через первый рабочий регистр 34 и коммутатор 32 записывается обратно в управляющую память

31,из которых передались байты в память 2, становятся свободными. Из памяти 2 байты данных также в режиме

у156

прямого доступа через блок 5 связи и блок 14 переключения каналов ЭВМ поступают в выбранную ЭВМ. При передаче байты данных из ЭВМ через блок 14 переключения каналов ЭВМ и блок 5 связи в режиме прямого доступа за- писываются в память 2. Из памяти 2 данные поступают в блок 6 сканирора- ния каналов передачи данных.

Блок 6 сканирования каналов передачи данных при передаче данных работает следующим образом (фиг.2).

Команды ввода-вывода управляющей программы распознаются дешифратором 23. По командам вывода адрес выбранного линейного адаптера 13 загружается в регистр 33 адреса. В последующие моменты взаимодействия с управляющей программой командами вывода в управляющем слове управляющей памяти 30 устанавливается режим передачи и адрес памяти 2, по которому хранятся байты передаваемых данных. При обращении к выбранному линейному адаптеру 13 при наличии режима передачи и пустой области буферной памяти 31 адрес.памяти 2 записывается в регистр 36 адреса памяти и возникает запрос, По данному запросу в режиме прямого доступа байты данных из памяти 2 через регистр 24 передачи данных заполняют буферную память 31, При обращении к выбранному линейному адаптеру байт данных из области буферной памяти 31 через второй рабочий регистр 35 и коммутатор 32 переписывается в управляющее слово управляющей памяти 30, откуда бит данных при последующих обращениях к выбранному линейному адаптеру чере первый рабочий регистр 34 и коммутатор 32 поступают на адресно-информационный выход 47 блока. По мере освобождения ячеек области буферной памяти 31 байты данных из памяти 2 в режиме прямого доступа переписываются в свободные ячейки.

При обращении к линейному адаптеру в случае передачи всех байтов данных адрес линейного адаптера записывается в буферный регистр 27 адреса и возникает прерывание. При прерывании управляющей программы адрес из буферного регистра 27 адреса переписывается в регистр 33 адреса, из которого считывается командой ввода, т.е. управляют трограм- у нает о

10

10

15

20

25

30

35

лп

45

50

5

завершении передачи данных по данному каналу передачи данных.

С адресно-информационного выхода 46 блока 6 сканирования каналов передачи данных через двунаправленный коммутатор 12 обмена биты данных поступают на информационно-управляющий вход 63 линейного адаптера 13.

При передаче данных линейный адаптер 13 работает следующим образом (фиг.З).

С информационно-управляющего входа 63 линейного адаптера 13 биты данных записываются во второй регистр 53. В начальный момент времени счетный триггер 59 сброшен и на выход мультиплексора 54 проходит сигнал с первого информационного входа мультиплексора 54, ТЬгда по первому фронту тактовой частоты первый бит данных из второго регистра 53 через мультиплексор 54 запишется в триггер 55, установится счетный триггер 59 и сигнал с его выхода вызовет запись второго бита данных в триггер 56, переключит мультиплексор 54 на второй информационный вход и установит триггер 57. По второму фронту тактовой частоты второй бит данных из триггера 56 через мультиплексор 54 переписывается в триггер 55, сбрасывается счетньй триггер 59 и переключается мультиплексор 54 на первый информационный вход. С выхода триггера 55 биты данных в последовательном коде поступают на выход 67 линейного адаптера 13 и в канал передачи данных.

По следующим фронтам тактовой частоты передача битов данных из второго регистра 53 на выход 67 линейного адаптера 13 происходит аналогично. При обращении блока 6 сканирования каналов передачи данных к данному линейному адаптеру 13 сигнал с выхода триггера 57, указывающий, что второй регистр 53 уже свободен и биты данных из него уже переписались в первый триггер 55 и второй триггер 56, поступает через коммутатор 58 на информационный выход 68 линейного адаптера 13. Для обеспечения нормальной передачи блок 6 сканирования каналов передачи данных в случае отсутствия сигнала, указывающего, что второй регистр 53 свободен, должен блокировать запись битов данных во второй регистр 53, а в случае наличия данного сигнала должен записать два

бита данных в регистр и сбросить триггер 57. Регистры 52 и 53 используются для хранения информации, обеспечивающей необходимый режим работы адаптера 13 и канала передачи данных

Блок 1 обработки адресов и данных работает следующим образом (фиг.4).

Дешифратор 74 воздействует на блок 11, который вырабатывает после- довательность тактов, обеспечивающих выборку команды, адрес которой содержится в регистре 4. Адрес из регистра 3 поступает на коммутатор 76. Затем адрес подается на арифметический узел 77, куда через коммутатор 75 поступает к онстанта. Арифметический узел 77 выполняет операцию сложения, а полученный результат подается на узел 73 регистров„ Вычисленный арифметическим узлом 77 результат запоминается в этих регистрах. На этом фаза выборки команды заканчивается.

В фазе выполнения команда доступа ет на вход дешифратора 74, который пропускает адрес регистра узда 73, в котором хранится адрес ячейки памяти,, и открывает коммутатор 76. Ариф меткче,ский узел 77 пропускает адрес ячейки памяти на регистр 4 адреса и запоминается в нем. Дешифратор 74 пропускает на вход узла 73 адрес .регистра, в который необходимо записать байт, прочитанный из памяти,

Байт узла 73, который не должен меняться в процессе выполнения команды, поступает через коммутатор 76 на вход арифметического узла 77, который раздваивает этот байт и пропус кает полученный результат на регистр 71 данных. Дешифратор 74 воздействуе на блок 11, а последний запускает последовательность сигналов, обеспечивающих чтение полуслова, в котором расположен требуемый байт, из памяти 2 по адресу, хранимому в регистре 4. Содержимое регистра 71 через коммута тор 75 Поступает на арифметический узел 77. Дешифратор 74 в зависимости от состояния бита Команды и младшего разряда адреса определяет операцию Транзит, либо операцию Транзит с перемещением байтов.

Результат из узла 77 поступает на выбранный регистр узла 73. Адрес следующей команды, сохраненный в регистре 3, поступает на регистр 4

и запоминается в нем. На этом выполнение команды заканчивается.

Блок 5 связи работает следующим образом (фиг.5).

Обмен данными мел; -у ЭВМ и устройством осуществляется по командам ввода-вывода ЭВМ, которые поступают в блок 5 и через вход 87 - в регистр 85 команд. Код команды ввода-вьфода через выход 91 выдается в флок I. Программа управления определяет режим обмена данными и через вход 89 вьЩа- ет последовательность команд ввода и вывода, которые дешифруются на дешифраторе 78 и определяют дальнейшею работу блока 5.

При передаче данных от ЭВМ данны поступающие через вход 87 и узел 80, заносятся в буферную память 84. Из буферной памяти 84 данные через выход 92 записываются в памяти 2 по адресу, записанному в регистр 81 адреса из блока 1 по команде вывода. При передаче данных от устройства к ЭВМ данные из памяти 2 записываются в буферную память 84 и через выход 88 поступают в -ЭВМ,

Обмен данными осуществляется под управлением программы управления. Информация о состоянии устройства и управления интерфейсом из блока 1 по командам вывода заносится в регистр 82 состояния и регистр 83 управления. Содержимое регистров 82 и 83 через выход 88 поступает в ЭВМ.

С помощью диагностических команд ввода и вывода от БЦУ через элемент И 79 и узел 86 возможна проверка взаимодействия с каналом ввода-вывода блока сопряжения без подключения к ЭВМ.

Узел 8 связи с блоком отображения работает следующим образом (фиг.6).

Мультиплексирование информации, подлежащей передаче на органы индикации блока 7, осуществляется селектором-мультиплексором 96. Разрядность селекторд-мультиплексора 96 определяется с точки зрения оптимальности количества свяяей с блоком 7 к структурой элементной базы. Количество направлений селектора-мультиплексора определяется количеством органов индикации пульта. На информационный вход счетчика 94 с входа 99 узла поступает тактовая частота запуска с выхода 117 узла 9. По каждому состоянию этого счетчика 94 информация

с входа селектора-мультиплексора 96 уша передается по одному из направлений на выход 103 узла в узел 9. По состоянию счетчика 94 формируются соответствующие сигналы на выходах дешифратора 97 и опрашиваются в соответствующий момент времени, определяемый тактовой частотой опроса, по-

125 - на входы триггер

ступающей на дешифратор 97, Состояние JQ Ры

Частота этих сигналов в 2

регистров 95 запоминается в соответствующих разрядах. Таким образом, осуществляется демультиплексирование информации, поступающей на вход 102 узла. Работа счетчика 94 синхронизирована с работой двоичного счетчика в узле 9. Синхронизация осуществляется с помощью сигнала, поступающего на вход сброса счетчика с узла 9.

Узел 9 синхронизации связи с блоком отображения работает следующим образом (фиг.7).

Генератор 105 вырабатывает импульсы прямоугольной формы, на выходе элемента И 110 формируется тактовая частота запуска, котооая обеспечивает запуск счетчика 112, упра-зляющего мультиплексированием информации. Эта же тактовая.частота поступает на выход 117, На выхэде элемента И ill формируется тактовая частота опроса, поступающая на вход управления дешифратора 108, Эта же тактовая частота поступает на выход 18 узла. На выходе элемента И 113 формируется сигнал сброса счетчика, по которому осуществляется сброс счетчика 94 в узле 8 в момент, когда счетчик 112 переходит в нулевое состояние.

Мультиплексирование информации, считанной с органов управления пульта инженера, осуществляется селектором-мультиплексором 114. По каждому состоянию счетчика 112 информация с входов селектора-мультиплексора 114, соединенных с входом 115 узла, передается по одному из направлений, определяющих выходы селектора-мультиплексора 114, соединенных с выходом 120 узла. По каждому состоянию счетчика 112 формируются соответствующие сигналы на выходах дешифратора 108. Выходы этого дешифратора опрашиваются в момент времени, определяемый тактовой частотой опроса, поступающей на вход управления дешифратора 108. Состояние регистров 109 запоминается в соответствующих разрядах, т.е.

20

25

30

в 2 гае, чем заданные скорости даннпх Из устройства. Так геры 127 и 128 обеспечиваю г поступающей на их входы ча два, го на их выходах форм сигналы, частота которых ч равна требуемым скоростям данных. Наличие инверторо сбеспечитзает смешение моме ключения сигналов на их вы 1/4 часть периода по отнош моментам переключения сигн выходах триггеров 127.

Сигналы с выходов тригг 128 поступают в адаптеры 1 ляют скоростью передачи да устройства в канал передач причем в адаптерах 13 с че рами используются передние данных сигналов, а в адапт с нечетными номерами - зад Такой способ формирования частот обеспечивает одновр переключение сигналов на с ройства сопряжения с канал чи данных только для одной части его выходов.

Сумматор 124 контролиру реса, поступающий на вход д ра . При поступлении адр четным исло единиц суммато вырабатывает сигнал ошибки элемент ИЛИ 130 на выход 13

При стсутствин ответного от адресуемого адаптера 13 чии ответного сигнала oi не го адаптера 3 на вь ;;оде од сумматоров 126 вырабатывает поступающий на элемент ИЛИ 2 с выхода элемента ИЛИ 129 ет через элемент ИЛИ 130, и 136 вырабатывается сш нал о адресации.

Блок 15 свяян с памятью следующим образом (фиг.11).

Цанные записи и управлен телем поступают из олока 1 168 блока 15 и с помощью ко

35

40

45

50

55

ос yuiec тв ля е тс ч д емупьтиплекс и ров а ние информации, поступающей с узла 8,

Блок 10 работает следующим образом (фиг.8).

Набор тактовых частот поступает на входы переключателя 122 и четыре из них поступают с его выхода на входы триггеров 127 и нерез ипверю-

125 - на входы триггеров 128.

Ры

JQ Ры

Частота этих сигналов в 2

20

25

30

в 2 рана боль- гае, чем заданные скорости передачи даннпх Из устройства. Так как триггеры 127 и 128 обеспечивают деление г поступающей на их входы частоты на два, го на их выходах формируются сигналы, частота которых численно равна требуемым скоростям передачи данных. Наличие инверторов 125 сбеспечитзает смешение момента переключения сигналов на их выходах на 1/4 часть периода по отношению к моментам переключения сигналов на выходах триггеров 127.

Сигналы с выходов триггеров 127 и 128 поступают в адаптеры 13 и управляют скоростью передачи данных из устройства в канал передачи данных, причем в адаптерах 13 с четными номерами используются передние фронты данных сигналов, а в адаптерах 13 с нечетными номерами - задние фронты. Такой способ формирования тактовых частот обеспечивает одновременное переключение сигналов на стыке устройства сопряжения с каналами передачи данных только для одной четвертой части его выходов.

Сумматор 124 контролирует код адреса, поступающий на вход дешифратора . При поступлении адреса с четным исло единиц сумматор 124 вырабатывает сигнал ошибки через элемент ИЛИ 130 на выход 136.

При стсутствин ответного сигнала от адресуемого адаптера 13 или наличии ответного сигнала oi неадресуемо- го адаптера 3 на вь ;;оде одного из сумматоров 126 вырабатывается сигнал, поступающий на элемент ИЛИ 29.Сигнал с выхода элемента ИЛИ 129 поступает через элемент ИЛИ 130, и на выходе 136 вырабатывается сш нал об ошибке- адресации.

Блок 15 свяян с памятью работает следующим образом (фиг.11).

Цанные записи и управления накопителем поступают из олока 1 на вход 168 блока 15 и с помощью команд ино-

35

0

5

0

5

да-вывода, распознаваемых дешифратором 161, записываются в регистры 162 и 164, С выхода регистра 164 сигналы, управляющие памятью 16,, поступают на выход 170 блока 15. С выхода регистра 162 данные записи в последовательном коде поступают также на выход 170 блока 15 для записи на носитель информации и записываются в буферную память 166, Данные, считанные в последовательном коде с носителя информации, поступают с входа 171 блока на регистр 163 через мультиплексор 167, с помощью команд ввода, распознаваемых дешифратором 161, поступают в параллельном коде в блок 1 через выход 169 блока 15,

Командами вывода в регистре 164 управления может быть установлен диагностический режим. При этом данные чтения поступают на регистр 163 сдвига из памяти 166 через мультиплесор 167. При этом программа управле™ Ния может записать в память 166 данные, считать данные и сравнивать считанные данные и данные записи, т.ес может быть проверена работоспособность блока 15 без использования памяти 16в Данные о состоянии памяти 16.поступают на вход 17 блока 15, заносятся в регистр 165 состояния и с помощью команд ввода поступают на выход 169 блока и в блок 1, Данные управления памятью 16 из регистра (64 управления поступают на выход 17 блока и управляют работой памяти 16, Блок 14 переключения каналов ЭВМ работает следующим образом (фиг.10). Логическое подключение устройства к каналу ввода вывода одной ЭВМ про™ изводится при установленном триггере 155. Логическое подключение устройства к каналу ввода-вывода другой ЭВМ производится при установленном триггере 157, Устройство выполнено так, что запрещает подключение устройства одновременно к двум ЭВМ, Подключение к каналу осуществлялось при сравнении адреса, поступающего из канала ввода-вывода ЭВМ, и адреса поступающего с наборного поля 143 и 144 подканала ввода вывода ЭВМ, От клшчение от канала осуществляется при поступлении сигнала Сброс систе

мы1 на входы триггеров 155 и 157, а также при отключении канала ввода- вывода.ЭВМ на блоке 7.

Ф

л а изобретения

1,vcтройство для подключения устройств ввода-вывода к многосег-. ментной магистрали по авт.св. № 1272336, отличающееся тем, что, с целью повышения коэффи0

20

25

30

35

40

45

50

циента использования оборудования устройства, второй информационный вход и информационный выход блока сканирования каналов,передачи данных соединены соответственно с выходом и информационным входом памяти, а второй адресный выход - с вторым информационным входом регистра адреса, причем блок сканирования каналов передачи данных содержит дешифратор, регистр передачи данных, регистр вывода, счетчик адреса, буферньй регистр адреса, регистр запомненного адреса, мультиплексор, управляющую память, буферную память, коммутатор, регистр адреса, два рабочих регистра, регистр адреса памяти, регистр ввода, регистр приема данных, генератор импульсов, делитель тактов, причем второй информационный вход блока сканирования через регистр передачи данных соединен с информационным входом буферной памяти, выход которой через второй рабочий регистр соединен с первыми информационными входами коммутатора и регистра ввода и через регистр приема ,;анных - с информационным выходом лока сканирования, информационно-yi, оавляющий вход которого соединен с ьходом дешифратора и через регистр цывода - со вторым информационным входом коммутатора и первым информационным входом регистра адреса, выходы дешифратора соединены с первым управляющим входом коммутатора и с управляющими входами регистра ввода и регистра адреса, первый выход регистра адреса и выход регистра ввода соединены с информационно-управляющим выходом блока сканирования, первый информационный вход которого соединен с третьим информационным входом коммутатора, выходы которого соединены с адресно- информационным выходом блока сканирования и с информационными входами бу- ,с Ферной и управляющей памяти, выход управляющей памяти соединен с первые информационным входом первого рабочего регистра, контрольный вход блока сканирования соединен с вторым информационным входом первого рабочего регистра, первый выход которого соединен с первым адресным входом буферной памяти, второй выход первого рабочего регистра соединен с «етвертым информационным входом коммутатора, с вторым информационным входом регистра ввода и через регистр адреса памяти-с вторым адресным выходом блока

сканирования, выход счетчика адреса соединен с первым адресным и управляющим выходами блока сканирования, с первым информационным входом мультиплексора, через регистр запомнен- ного адреса с вторым информационным входом мультиплексора и через буфер- ный регистр адреса - с вторым информационным входом регистра адреса, второй выход которого соединен с управляющим входом мультиплексора, выход которого соединен с вторым адресным входом буферной памяти и с адресным входом управляющей памяти, выход генератора импульсов через де- литель тактов соединен с тактовым выходом блока сканирования и с вторым управляющим входом коммутатора .

чающееся тем, что каждый линейный адаптер содержит два регистра, мультиплексор, пять фронтовых триггеров, статический триггер, ком- мутётор и счетный триггер, причем первые выходы первого и второго регистров и выход первого фронтового триггера образуют информационный выход линейного адаптера, первый - |третий информационные входы коммута- ра соединены соответственно с выходом статического триггера и с вторы-

0

,- п 5

Q

д

5

ми выходами первого и второго регистров, первый и второй выходы коммутатора соединены с информационным и контрольным выходами линейного адаптера, первый управляющий вход коммутатора соединен с адресным входом линейного адаптера и управляющими входами первого и второго регистров, информационные и установочные входы которых соединены с информационно-управляющим входом линейного адаптера, входом сброса статического триггера к вторым управляющим входом коммутатора, третий и четвертый выходы второго регистра подключены к первому информационному входу мульти плексора и информационному входу второго фронтового триггера, выходом соединенного с вторым информационным входом мультиплексора, выход которого подключен к информационному входу первого фронтового триггера, установочные входы первого и третьего фронтовых триггеров соединены с тактовым входом линейного адаптера и входом счетного триггера, выходом подключенного к установочным входам статического триггера, второго, четвертого и пятого фронтовых триггеров и управляющему входу мультиплексора, четвертый и пятый информационные входы коммутатора соединены соответственно с выходами четвертого и пятого фронтовых триггеров, информационные входы которых соединены соответственно с выходом третьего фронтового триггера и информационным входом

.линейного адаптера, информационный вход третьего фронтового триггера соединен с информационным входом

линейного адаптера.

121

US

т

ко

л до

т

179

175

№

™ 1Т31%

т

в

98

т

т

481

т

92

ffiET

и

51

88

L

91

50

68

в

№9

168

ПО

15

171

16

т

т

т

ТТП

19 20 21. 22

18

НИ ft II

9

47

43

44

JL

46

BL

131

№

134

11

63

68

13

68

36

W

т Чт

3

ГЖ:

7

-2-/

135

63г

56

67 (6f

Г

17 18

66

Фиг.1

Г

tf4 65

Об

фиг 2

-F1

6§

%гпф

т D9i

8Е9Ж1

8C9W51

Фи(9

Фиг.З

tee. H