Устройство для приема относительного биимпульсного сигнала Советский патент 1990 года по МПК H04L5/14 

лителя 1 импульсов вырабатывается пос- вход регистра сдвига и выход первого

ле правильного приема трех последовательных элементов сигнала,

Для нормальной работы устройства максимальная относительная рас- 40 стройка частоты сигнала и опорной тактовой последовательности должна быть Такова, чтобы за время прохождения сигнала по регистру 6 сдвига временная ошибка, вызванная асинхронностью, 45 частот, не превышала один период опорной тактовой последовательности, что легко обеспечить использованием генераторов, стабилизируемых, кварцевыми резонаторами. Конкретная pea- 50 лизация блоков дешифратора 5 сигнала определяется выбираемой элементной базой и приводимыми выше уравнениями.

Применение предлагаемого устройст- ее ва эффективно при использовании каналов связи, подверженных дроблениям передаваемых сигналов и по мере увеличе- . ния интенсивности дроблений следует

триггера, тактовый вход которого подключен к выходу делителя частоту вход которого соединен с выходом выделителя импульсов.

2. Устройство по п„ 1, отлича ющееся тем, что дешифратор сигнала содержит три логических блока, блок декодирования информации, блок памяти и формирователь импульсов фазирования, выход которого является третьим выходом дешифратора сигнала, сигнальными и тактовым входами которого являются соответствующие входа логических блоков и тактовый вход бло ка памяти, выходы и сигнальный вход которого соединены с входами формирователя импульсов фазирования и первым выходом блока декодирования инфор мации, входы которого подключены к соответствующим выходам логических блоков, при этом первым и вторым выходами дешифратора сигнала являются второй и третий выходы блока декодирования информации.

триггера, тактовый вход которого подключен к выходу делителя частоту вход которого соединен с выходом выделителя импульсов.

2. Устройство по п„ 1, отличающееся тем, что дешифратор сигнала содержит три логических блока, блок декодирования информации, блок памяти и формирователь импульсов фазирования, выход которого является третьим выходом дешифратора сигнала, сигнальными и тактовым входами которого являются соответствующие входа логических блоков и тактовый вход блока памяти, выходы и сигнальный вход которого соединены с входами формирователя импульсов фазирования и первым выходом блока декодирования инфор мации, входы которого подключены к соответствующим выходам логических блоков, при этом первым и вторым выходами дешифратора сигнала являются второй и третий выходы блока декодирования информации.

ин1(рормацио#

Изобретение относится к электросвязи и может использоваться в цифровых системах передачи информации. Цель изобретения - повышение помехоустойчивости при наличии дроблений принимаемого сигнала. Для достижения указанной цели дешифратор 5 сигнала выполнен в виде трех логических блоков 7 - 9, блока 10 декодирования информации, блока 11 памяти и формирователя 12 импульсов фазирования. Блок 10 деподирования дешифратора 5 сигнала вырабатывает на первом своем выходе сигнал, определяющий зону переходов сигнала, на втором выходе - декодированный сигнал, а на третьем выходе - сигнал ошибки. Эффективность подавления дроблений увеличивается с увеличением частоты опорного колебания, поступающего на вход блока 11 памяти. 2 ил.

ньшто

Тйкто- Вый&хой

сигнала ошибки

Инфо/моционйыиоыход

ТактоВый