Устройство для арбитража запросов Советский патент 1990 года по МПК G06F9/50 

Изобретение относится к вычислительной технике и может быть использовано при создании мультипроцессорных систем с изменяемой конфигурацией.

Цель изобретения - расширение области применения устройства за счет обеспечения возможности его использования в системах с любым числом процессоров.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 - функциональная схема узла назначения; на фиг. 3 - функциональная схема блока маскирования; на фиг. 4 - функциональная схема; узла арбитража.

Устройство содержит блок 1 выбора процессоров, блок 2 элементов И-НЕ, блок 3 элементов ИЛИ, блок 4 элементов И, блок 5 маскирования, узел 6 арбитража, вход 7 опроса устройства, тактовый вход 8 устройства, вход 9 сброса устройства, группу информационных выходов 10устройства,группу информационных входов 11 устройства, группу адресных входов 12 устройства, Группу сигнальных выходов 13 устройства, вход-14 останова устройства, вход 15 запуска устройства, запросные входы 16устройства, входы 17. 1 - 17. 3 блока 2, входы 18.1 - 18.3 блока 5, входы 19 и 20, выходы 21 блока 2, выходы 22 блока 5, триггер 23, элемент И-НЕ 24, триггер 25. узлы 26.1 - 26.3 выбора процессоров, входы 27.1 - 27.3 выход 27.4 и вход 28 узлов 26.

Узел 26 (фиг.2) образуют элемент И НЕ 29, элемент НЕ 30, счетчик 31, мультиплексор 32, триггер 33, регистр 34 и дешифратор 35.

Блок 5 маскирования (фиг.З) содержит элемент НЕ 36, регистр 37, дешифратор 38,

элемент ИЛИ 39, мультиплексоры 40.1 40.3, регистры 41.1 - 41.3, мажоритарные элементы 42 и выходы 43 регистра 37.

Узел б арбитража (фиг.4) включает группу элементов ИЛИ-НЕ 44, счетчик 45, дешифратор 46, группу элементов 2И-ИЛЙНЕ 47, элемент НЕ 48 и группу элементов И-НЕ49,

Устройство работает следующим образом,

Блок 1 изменяет состав процессоров по циклическому алгоритму с единичным шагом, представляет назначенным процессорам доступ к регистрам масок и устанавливает сигналы активного уровня на тех информационных выходах, порядковые номера которых равны номерам процессоров.

Изменение состава процессоров инициируется поступлением по входу 7 импульса. Работой узлов 26 назначения управляют триггеры 23 и 25 и элемент И-НЕ 24. Назначение процессоров выполняется узлами 26 последовательно. Порядковый номер процессора определяется внутренним состоянием даняого.узла 26 и состоянием входов 20. Сигнал высокого уровня на входах 20 группы запрещает назначение процессора с номером, равным номеру этой линии. Вследствие этого узлы 26 не назначают процессоры, запросы системной магистрали которых замаскированы блоком 5. По тактовым импульсам, поступающим на входы 28 узлов 26, внутреннее состояние узлов изменяется. Это обеспечивает циклическое назначение каждого незамаскированного процессора системы.

По сигналу низкого уровня на входе 9 сброса триггер 25 устанавливается в нулевое состояние. С выхода триггера 25 сигнал низкого уровня поступает на элемент И-НЕ 24 и входы 19 узлов 26, блока 5 и узла 6, устанавливая их в исходное состояние. При этом-на входах 17 групп устанавливаются сигналы высокого уровня, а на входах 18 групп-сигналы низкого уровня. Сигнал низкого уровня на входе 27.2 узла 26.1 блокирует работу узла 26.2,а сигнал низкого уровня на входе 27.3 блокирует работуузла 26.3. Сигнал низкого уровня на выходе 27.4 блокирует работу блока 5 и устанавливает на выходах 10 блока 4 элементов И сигналы высокого уровня. На входах 20 узлов 26 установлены сигналы низкого уровня.

По этому же сигналу в блоке 5 снимаются маски и на выходах 22 устанавливаются сигналы низкого уровня.

Блок 1 находится в исходном состоянии до прихода отрицательного импульса по входу 7. Этот импульс устанавливает триггер 23 в нулевое состояние. Сигнал низкого уровня с выхода триггера 23 поступает на вход узла 26.1 и запрещает его работу, Этот же сигнал блокирует поступление тактовых

импульсов на входы узлов 26.

Задний фронт импульса на входе 7 устанавливает триггер 25 в единичное состояние и снимает сигналы низкого уровня с входов 19 узлов 26.

0 По первому относительно импульса на входе 7 положительному фронту сигнала тактовой частоты на входе 8 триггер 23 устанавливается в единичное состояние. Сигналы высокого уровня с выхода триггера 23

5 разрешают работу узла 26. Этот же сигнал разрешает передачу тактовых имульсов на выход элемента И-НЕ 24, т.е. на входы 28 узлов 26 поступают тактовые импульсы. При этом узел 26.1, работа которого разрешена

0 сигналом высокого уровня с выхода триггера 23, назначает первый процессор.Двоичный код номера процессора, назначенного первым процессором, поступает с выхода узла 26.1 на входы 18.1, а на входы 17.1

5 поступает позиционный код этого процессора { сигнал низкого уровня установлен на том из входов-17.1, порядковый номер которого равен коду номера процессора). На входе 27.2 узла 26.1 устанавливается

0 сигнал высокого уровня, который разрешает работу узла 26.2.

Узел 26.2 назначает второй процессор и устанавливает двоичный и позиционный коды номера назначенного процессора на входах 18. 2 и 17.2 соответственно. На входе 27.3 узла 26.2 устанавливается сигнал высокого уровня, который разрешает работу узла 26.3.

Узел 26.3 назначает третий процессор и

0 устанавливает двоичный и позиционный коды номера процесссра на входах 18.3 и 17.3 соответственно. Сигнал высокого уровня с выхода 27.4 узла 26.3 поступает на входы блока 4 элементов И и блока 5.

5 По этому сигналу выходы элементов И блока 4 устанавливаются в состояние, определяемое состоянием выходов элементов И-НЕ блока 2, т.е. на выходах 10 устанавливаются позиционные коды про0 цессоров.

Узел 26 (фиг.2) работает следующим образом. Счетчик 31 узла 26 выполняет пересчет тактовых импульсов, поступающих на вход назначения по входу 28, и обеспечивает циклический алгоритм работы узла 26. Коэффициент пересчета счетчика 31 равен числу процессоров системы.

Счетчик 31 устанавливается в исходное (нулевое) состояние по сигналу низкого уровня на входе 19. По этому же сигналу

триггер 33 устанавливается в нулевое состояние (цепь установки триггера 33 не показана). По сигналу высокого уровня на инверсном выходе триггера 33 выходы дешифратора 35 устанавливаются в неактивное высокое состояние.

Сигнал высокого уровня на входах 27 разрешает работу узла 26, и тактовые импульсы с входа 28 начинают поступать на вход счетчика 31. Выходы счетчика подключены к управляющим входам мультиплексора 32, к информационным входам которого подключена группа входов 20. Каждая линия группы входов 20 соответствует определенному номеру процессора. Если процессор замаскирован или назначен предыдущим узлом выбора процессора, то на соответствующих входах зтой группы присутствует сигнал высокого уровня, а на остальных входах - сигналы низкого уровня.

Поступление каждого тактового импульса изменяет состояние счетчика 31, что вызывает подключение к выходу мультиплексора 32 следующего информационного входа мультиплексора. Подключение к выходу мультиплексора 32 информационного входа, на котором присутствует сигнал низкого уровня, вызывает появление на прямом выходе отрицательного, а на инверсном - положительного импульсов. Передним фронтом импульса с инверсного выхода состояние счетчика 31 фиксируется на регистре 34, а задним фронтом импульса с прямого выхода триггер. 33 переключается в единичное состояние. Сигналом низкого уровня на инверсном выходе триггер 33 запрещает дальнейшее поступление тактовых импульсов на счетчик 31 и включает дешифратор 35. Работа узла 26 по назначению процессора заканчивается, а сигналом высокого уровня с прямого выхода триггера 33 на входе 27 разрешается работа следующего узла выбора процессоров.

С выхода регистра 34 двоичный код номера процессора поступает на вход 18.

Сигнал низкого уровня устанавливается на том входе 17, номер которого совпадает с номером назначенного процессора.

При поступлении каждого следующего .сигнала низкого уровня на вход сброса tpиггера 33 последний переводится в нулевое состояние и цикл работы узла назначения повторяется.

Мультиплексор 32 стробируется сигналом с выхода элемента НЕ 30, что исключает дребезг выходного сигнала мультиплексора, обусловленный переходными процес-сами.

По каждому следующему сигналу на входе 7 на входах 17.1, 17.2 и 17.3 устанавливаются сигналы высокого уровня и работа блока 1 повторяется. Таким образом, по первому относительно сигнала сброса импульсу с входа 7 узлы 26 назначают первый, второй и третий процессоры системы и т. д. Т.е. блок 1 изменяет состав процессоров по циклическому алгоритму с единичным шагом.

Блок 5 (фиг.З) предназначен для маскирования запросов системной магистрали, выполняемого по командам процессоров. Защита от недостоверных масок достигается за счет мажоритарного сравнения масок, устанавливаемых процессорами в регистрах 41. Регистры 41.1 - 41.3 доступны по записи соответственно первому - третьему процессорам , что достигается использованием состояния выходов 13; входы 18.118.3 предназначены для формирования сигналов записи в регистры 41.1 - 41.3.

В каждом цикле состояние выходов 13 фиксируется в регистре 37. При этом на входе 14 установлен сигнал низкого уровня. После завершения цикла на входе 14 устанавливается сигнал высокого уровня, по которому регистр 37 устанавливается в исходное состояние.

На управляющих входах мультиплексоров 40 установлены двоичные коды номеров процессоров. Вследствие этого на выход мультиплексора 40.1 передается состояние информационного входа с порядковым номером, равным номеру первого процессора, на выход мультиплексора 40.2 - второго процессора, на выход мультиплексора 40.3 - третьего процессора.

Активный высокий сигнал записи поступает на вход регистра 41.1 только в том слу-чае, если сигнал высокого уровня установлен на том инверсном выходе регистра 37, порядковый номер которого равен номеру первого процессора, т. е. если шинный цикл по входам 11 выполняет первый процессор.

Аналогично высокий сигнал записи поступает на регистр 41.2 только в том случае, если шинный цикл по входам 11 выполняет второй процессор, а на регистр 41.3, если, шинный цикл по входам 11 выполняет третий процессор.

Обращение к блоку 5 блокируется сигналом низкого уровня на выходе 27.4. Блок 1 удерживает сигнал низкого уровня на выходе 27.4 во время циклов работы узлов 26.

На выходах мажоритарных элементов 42 сигнал высокого уровня устанавливается в том случае, если сигналы высокого уровня присутствуют хотя бы на двух одноименных выходах регистров 41.1 - 41.3. Сигнал высокого уровня на выходе мажоритарного элемента 42.К (1 К) маскирует запросы системной магистрали от К-го процессора и запрещает назначение этого процессора в триаду.

Формула изобретения 1. Устройство ДЛИ арбитража запросов, содержащее узел арбитража и блок маскирования, причем вход останова устройства соединен с первым щходом узла арбитража, группа выходов которого является группой сигнальных выходов устройства, первая группа входов блока маскирования соединена с группой адресных входов устройства, группа информационных входов которого соединена с второй группой входов блока маскирования, отличающее с я, тем, что, с целью расширения области применения за счет использования его в системах с любым числом процессоров, в него введены блок выбора процессоров, блок элементов И-НЕ, блок элементов И, блок элементов ИЛИ, npVi4eM блок выбора процессоров содержит элемент И-НЕ, два триггера и три узла выбора процессоров, причем тактовый вход устройства соединен с первым входом элемента И-НЕ и с тактовым входом первого триггера, выход которого соединен с первым входом первого узла выбора процессоров, с вторым входом элемента ИНЕ, выход каждого узла выбора процессоров соединен с первым входом следующего узла выбора процессоров, вторые входыкоторых соединены с выходом элемента И-НЕ, третий вход которого соединен с выходом второго триггера, с третьими входами узлов выбора, с рервым входом лока маскирования и вторым входом узла арбитража, информационные входы первого и вторрго триггеров соединены с входом логической единицы устройства, вход сброса которого соединен с входом сброса второго триггера, вход опроса устройства соединен с входом сброса первого триггера м с четвертыми входами всех узлов выбора процессоров, группы входов которых соединены с группой выходов блока элементов ИЛИ, первая группа входов которого соединена с группой выходов блока элементов И-НЕ и с группой входов блока элементов И, группа выходов которого является группой кодовых выходов устройства, вход записи которого сдединен с вторым входом блока маскирования, группа выходов которого соединена с первой группой входов узла арбитража, вторая группа входов которого соединена с группой запросных входов устройства, вход останова которого соединен стретьим входом блока маскирования, четвертый вход которого соединен с выходом третьего узла назначения и с управляющим

входом блока элементов И, первые группы выходов всех узлов назначения соединены с группами входов блока элементов И-НЕ, вторая группа выходов первого, второго и третьего узлов назначения соединены соответственно с третьей, четвертой и пятой группами входов блока маскирования,фуппа выходов которого соединена с второй фуппой входов блока элементов ИЛИ, шестая группа входов блока маскирования соединена с группой выходрв узла арбитража.

2.Устройство по п. 1, о т л и ч а ю щ е ес я тем, что блок маскирования содержит элемент НЕ, регистр, дешифратор, элемент ИЛИ, группу мультиплексоров, группу регистров и группу мажоритарных элементов, выходы которых являются группой выходов блока, входы каждого мажоритарного элемента группы соед14нены с одноименными выходами регистров группы, группы входов которых соединены с второй группой входов блока, первая группа входов которого соединена с входами дешифратора, первый выход которого соединен с тактовым входом регистра, вход сброса которого соединен с третьим входом блока, шестая группа входов которого соединена с группой информационных входов регистра, группа выходов которого соединена с группами адресных входов мультиплексоров группы, информационные входы которых соединены с третьей, четвертой и пятой группами входов блока, первый вход которого соединен с входами сброса регистров группы, тактовые входы которых соединены с выходами одноименных мультиплексоров группы, управляющие входы которых соединены с выходом элемента ИЛИ, первый вход которого соединен с вторым выходом дешифратора, второй вход элемента ИЛИ соединен с втоpы. выходом блока, четвертый вход которого соединен через элемент НЕ с третьим входом элемента ИЛИ.

3.Устройство поп.1,отличающеес я тем, что узел арбитража содержит группу элементов ИЛИ-НЕ, группу элементов 2И-ИЛИ-НЕ, группу элементов И-НЕ, элемент НЕ, счетчик и дешифратор, каждый выход которого соединен с первым и вторым входами соответствующего элемента 2И-ИЛИ-НЕ группы, третий вход каждого из которых, кроме первого, соединен с прямым выходом предыдущего элемента 2 И-ИЛ И-Н Е группы, третий вход первого элемента 2И-ИЛИ-НЕ группы соединен с прямым выходом последнего элемента 2И-ИЛИ-НЕ группы; инверсный выход каждого элемента 2И-И Л И-НЕ группы соединен с першым входом одноименного элемента И-НЕ группы, выходы которых являются выходами узла, каждый вход второй группы

входов которого соединен с первым входом одноименного элементна ИЛИ-НЕ группы, второй вход каждого из которых соединен с одноименным входом первой группы входов узла, второй вход которого соединен с входом сброса счетчика, группа выходов которого соединена с входами дешифратора, выход каждого элемента ИЛИ-НЕ группы, кроме последнего, соединен с четвертым входом следующего элемента 2И-ИЛИ-НЕ группы, четвертый вход первого элемента 2ИгИЛ1 -НЕ которой соединен с выходом последнего элемента ИЛИ-НЕ группы, выход каждого из которых соединен с вторым входом одноименного элемента И-НЕ группы, третьи входы которых через элемент НЕ соединены с первым входом узла и со счетным входом счетчика.

4. Устройство по п. 1. о т л и ч а ю щ е ес я тем. что каждый узел выбора процессоров содержит счетчик, элемент НЕ. мультиплексор, триггер, регистр, дешифратор и элемент И-НЕ, выход которого соединен со счетным входом счетчика и через элемент НЕ

гж

с управляющим входом мультиплексора, вход сброса счетчика подключен к третьему входу узла, прямой и инверсный выходы мультиплексора соединены соответственно

с тактовыми входами триггера и регистра, группа информационных входов мультиплексора подключена к группе входов узла, группа выходов счетчика подключена к группе адресных входов мультиплексора и группе информационных входов регистра, группа выходов которого соединена с группой входов дешифратора и является второй группой выходов узла, инверсный выход трипера соединен с первым входом элемента И-НЕ и с управляющим входом дешифратора, группа выходов которого является первой группой выходов узла, прямой выход триггеа является выходом узла, второй и третий входы элемента И-НЕ соединены соответственно с первым и вторым входами узла, входы сброса триггера и регистра соединены с четвертым входом узла, третий вход которого соединен с входом сброса счетчика.

Фт.1

П

Изобретение относится к вычислительной технике и может быть использовано при построении мультипроцессорных систем с изменяемой конфигурацией. Цель изобретения - расширение области применения устройства за счет использования его в системах с любым числом процессоров. Устройство содержит блок выбора процессоров, блок маскирования, узел арбитража, блоки элементов И-НЕ, И, ИЛИ. Устройство позволяет выбрать наиболее эффективную для выполнения задания работоспособную конфигурацию многопроцессорной системы путем маскирования запросов отказавших и не участвующих в выполнении задания пользователей. Маскирование осуществляется блоком маскирования по командам, поступающим от триады процессоров, определяющих конфигурацию системы и назначаемых блоком выбора процессоров. 4 ил.