Устройство для сопряжения двух ЭВМ Советский патент 1990 года по МПК G06F13/14 

Изобретение относится к вычисли- тельной технике и может быть использовано для сопряжения двух разнотипны .ЭВМ..

Цель изобретения - повышение быстродействия.

На фиг.1 приведена структурная схема устройства; на фиг.2 - функциональная схема блока формирования управляющих сигналов; на фиг.З - функциональная схема блока управления передачей; на фиг.4 - функциональная схема блока управления шиной первой ЭВМ; на фиг.5 - функциональная схема блока управления шиной второй ЭВМ,

Устройство содержит (фиг.О дешифратор 1, блок 2 усиления, коммутатор 3, интерфейсную шину 4 первой ЭВМ, блок 5 формирования управляюп их сигналов, регистр 6 управления, блок 7 прерывания, интерфейсную шину 8 второй ЭВМ, блок. 9 усиления, дешифратор 10, коммутатор 11, регистр 12 управления, буферную память 13, регистры 14 и 15 адреса, регистр 16 счета, бло 17 прерьтания, блок 18 управления передачей, блоки 19 и 20 управления шиной первой и второй ЭВМ, регистр 21 счета и коммутатор 22.

Блок 5 формирования управляющих сигналов включает (фиг.2) элементы И 23 и 24, элемент ИЛИ 25, элемент И 26, элементы ИЛИ 27 и 28,дешифратор 29, группы элементов И-НЕ 30-32, элементы ИЛИ 33 и 34, элементы И 35 и 36, группу элементов И 37, элемент ИЛИ 38, элемент 39 задержки, элемент И-НЕ 40, элементы ИЛИ 41 и 42, входы 43-47 и выходы 48-56 блока.

Блок 18 управления передачей образуют (фиг.З) дешифратор 57, элементы И 58 и 59, триггеры 60 и 61, элементы ИЛИ 62 и 63, одновибратор 64, элементы 65 и 66 задержки, элемент И ,67, элемент НЕ 68, элемент И-НЕ 69, элемент ИЛИ 70, триггер 71, элемент

И 72, элемент 73 задержки, элемент HR 74, элемент ИЛИ 75, элемент И 76, одновибратор 77, элемент И 78, элементы ИЛИ 79 и 80, элемент НЕ 81, эле мент ИЛИ 82, элемент И 83, элемент НЕ 84, элемент И-ИЛИ 85, элемент И-НЕ 86, элемент И-ИЛИ 87, одновибратор 88, элемент 89 задержки, элемент И 90, триггер 91, элемент И 92, генератор 93 импульсов, элемент И 94 элемент ИЛИ 95, элементы И 96-98, элемент НЕ 99, элемент И 100, элементы ИЛИ 101-104, счетчик 105 и элемент И 106. Блок 18 управления передачей имеет входы 107-112 и выходы 113-117.

Блок 19 управления шиной первой ЭВМ содержит (фиг.4) одновибратор 118, элемент 119 задержки, элемент И 120, триггеры 121 и 122, элемент 123 задержки, элемент НЕ 124, триггер 125, элемент 126 задержки,элементы И-НЕ 127-129, элемент И 130, элемент НЕ 131, элемент И-НЕ 132, входы 133 и 134 -и выходы 135 и 136 блока.

Блок 20 управления шиной второй ЭВМ включает (фиг.5) элементы НЕ 137-139, элемент И-НЕ 140, триггеры 141-143, элементы 144 и 145 задержки, элемент И-НЕ 146, элемент НЕ 147 элемент И-НЕ 148, элемент НЕ 149, элементы И-НЕ 150 и 151, входы -152 и 153 блока и выходы 154 и 155-блока

Буферная память 13 представляет собой набор микросхем статической памяти, которые имеют малое время обращения. Количество микросхем определяется максимальным количеством слов.в передаваемом массиве.

В качестве регистров 12, 14, 15, 16 и 21 могут быть использованы счетчики с возможностью предварительной записи. Кроме того, регистры 16 и 21 счета должны разрешать реверсивный счет, т.е. прибавление и вычитание единицы.

Коммутатор 22 представляет собой коммутатор 2 в 1 с количеством разрядов , определяемым количеством адресных входов блока буферной памяти.

Генератор 93 вырабатывает на своих выходах трехфазную последовательность сдвинутых сигналов.

Устройство работает следующим образом.

Устройство осуществляет обмен информацией между двумя разнотипными ЭВМ, одна из которых имеет интерфейс

типа Общая шина (ОШ), а другая интерфейс типа.магистрали ЭВМ Электроника-60 (МПИ).

Любая передача информации между ЭВМ подразделена на три этапа: подготовка, передача и окончание. Лередача может подготавливаться и инициироваться любой из ЭВМ.

1. Подготовка в передаче заключается в записи в регистры устройства исходной информации об обмене. В регистры 14 и 15 записываются начальный адрес передаваемого массива в передающей ЭВМ и начальный адрес в ЭВМ-приемнике, куда этот массив должен быть записан. В регистр 16 сЧета заносится число передаваемых слов, -при этом регистр 21 счета обнуляется, а в один из регистров 6 и 12 управления - код направления обмена. Исходная информация может быть записана в регистры одной или обеими ЭВМ.

Рассмотрим, например, операцию записи в регистр устройства со стороны первой ЭВМ.

Процессор ЭВМ выставляет на шину 4 адрес одного из регистров, данные, которые требуется записать, сигналы управления и синхронизации. Через блок 2 адрес, поступает на дешифратор 1, на который также подается с общей шины 4 синхронизирующий сигнал. При совпадении адреса с заданным дешифратор 1 выдает сигнал выборки устройства в блок 5 и ответный синхросигнал на общую шину 4 первой ЭВМ. Блок 5 вырабатывает сигнал записи в регистр, адрес которого определяется младшИми разрядами адресного слова, поступающего в блок 5 из блока 2. Одновременно на информационньй вход выбранного регистра через блок 2 и коммутатор 3 подается записываемое слово данных. Если запись осуществляется в регистр 6, то данные.поступают непосредственно с блока 2.

Запись в регистры устройства второй ЭВМ происходит аналогично, но в этом случае адрес устройства и данные поступают из канала 8 через второй .блок 9 усиления и адрес распознается вторым дешифратором 10.

Когда одна из ЭВМ записывает слово в регистр 16 счета, то регистр 21 счета обнуляется.

При обращении ЭВМ к ячейкам буферной памяти 13 адрес ячейки памяти может храниться либо в регистре 16 51 счета, либо в регистре 21 счета. Адресные сигналы поступают на вход буферной памяти 13 через коммутатор 22 Управление коммутатором 22 осуществл ется по сигналу из блока 5 формирова ния управляющих сигналов, который за висит от состояния одного из младших разрядов, поступающего от сопрягаемых ЭВМ. 2. Передача информации. Передача информации инициируется установкой определенных разрядов в регистрах 6 и 12 управления. Блок 18 анализирует состояние этих разрядов и при их установке вырабатьгеает сигнал требования передачи в блок управления шиной той ЭВМ, из которой предполагается передавать информацию Рассмотрим, например, передачу из первой ЭВМ во вторую. Блок 18 вырабатьшает сигнал требованияпередачи в блок 19, который выставляет на связанную с ним шину 4 сигнал запроса на внепроцессорную передачу. Далее блок 19 осуществляет с процессором первой ЭВМ обмен сигналами по захвату управления над системной шиной в соответствии с требованием интерфейса ОШ. После того, как функция управления шиной передана устройству, блок 18 инициирует передачу первого слова от первой ЭВМ в буферную памят 13. Передача каждого слова заключает ся в выполнении устройством операции чтения на шине 4 первой ЭВМ по адресу, записанному в регистре 14, и оп рации записи в буферную память Поадресу, указанному в регистре 21 счета. Операция чтения слова начинается с вьщачи адреса (ячейки памяти или регистр периферийного устройства), со держимое которого нужно передать из регистра 14.через блок 2 на шину 4 первой ЭВМ. Одновременно блок 19 выставляет на шину 4 соответству5(ицие сигналы управления и синхронизации, принятые для первой ЭВМ. Считываемое слово через блок 2 и коммутатор 3 записывается в буферную память 13. После передачи слова по сигналу с блока 18 происходит увеличение содержимого регистра 14 и регистра 21 счета и уменьшение содержимого регист ра 16 счета и инициируется передача следующего слова. Когда регистр 16 счета обнулится (т.е. заданное число слов передано в буферную память),блок 18 снимает сигнал-требование передаг6чи, поступаюрщй в блок 19, который снимает сигнал занятости интерфейс- ной шины 4, что означает возврат управления шиной 4 процессору первой ЭВМ. В данный момент времени в регистре 21 счета находится количество передаваемых слов, а регистр 16 счета обнулен; во втором цикле передачи регистр 16 счета будет использоваться. для указания адреса передаваемого слова в буферной памяти 13, а регистр 21 счета - для подсчета количеств,а передаваемых слов. После этого блок 18 вырабатывает сигнал требования передачи в блок 20, который, в свою очередь, выставляет на связанную с ним шину 8 сигнал запроса на внепроцессорную передачу. Блок 20 осуществляет обмен сигналами с процессором второй ЭВМ по захвату управления над шиной 8 в соответствии с требованием интерфейса МПИ. После того, как функция управления шиной В передана устройству,блок 18 инициирует передачу первого слова из буферной памяти 13 в магистраль МПИ. Передача каждого слова заключается в операции чтения буферной памяти 13 по адресу, записанному в регистре 16 счета, и операции записи на магистраль МПИ. Блок 18 посылает в блок 20 сигнал, инициирующий операцию записи. Адрес для записи (ячейка памяти или регистр периферийного устройства) из регистра 15 и записываемое слово из буферной памяти 13 через коммутатор 11 и блок 9 -поступают на шину 8 второй ЭВМ. Блок 20 вырабатывает необходимые для реализации операции записи интерфейсные сигналы. После выполнения операции записи по сигналу с блока 18 происходит увелитение содержимого регистров 15 и 16 и уменьшение содержимого регистра 21, после чего инициируется передача следующего слова. В процессе передачи управление блоками 2 и 9, коммутаторами 3, 11 и 22 осуществляется блоком 5 по импульсам синхронизации с блока 18. Когда регистр 21 обнулится (т.е. заданное число, слов записано), блок 18 снимает сигнал-требование передачи, поступающий в блок 20. Блок 20 снимает сигнал занятости интерфейсной шины 8, что означает возврат управления интерфейсом МПИ прйцессору второй ЭВМ. Передача массива в обратном направлении осуществляется аналогично, но вначале устройство передает массив информации от второй ЭВМ в буфер ную память 13, а затем производит оп рацию записи массива информации из буферной памяти 13 на шину 4 первой ЭВМ, 3, Окончание передачи. Завершение передачи заданного мас сива сопровождается установкой определенных разрядов в регистрах 6 и 12 управления. В свою очередь, установк этих разрядов может вызнать прерывание одной или обеих ЭВМ (прерывание каждой ЭВМ разрешается программной у тановкой определенного разряда в , .своем регистре управления). Если прерывание разрешено, то блок 7 (17) прерывания выставляет на шину 4 (8) сигналы запроса на прерывание. Далее после обмена с процессорами ЭВМ сигналами в соответствии с алгоритмом процедуры прерывания, принятым для каждого интерфейса сопрягаемых ЭВМ, выстанляется- вектор прерывания.Как правило, программа, обрабатывающая прерывание, производит считывание со держимого регистра управления, анали которого позволяет определить Факт завершения передачи массива информации или возникшие при передаче ошибочные ситуации. Блок 5 формирования управлякяцих сигналов вырабатывает управляющие воздействия для блоков устройства и работает следующим образом (фиг,2) . При обращении одной из ЭВМ к устройству, например, в том случае, если вторая ЭВМ производит запись слова в один из регистров устройства, с входа 47 на входы элементов И-НЕ 32 (цепь 47а) поступает код адреса регистра. На другие входы этих элементов, а также на вход элемента ИЛИ 33 с входа 46 поступает сигнал выборки устройства, разрешающий прохождение сигнала записи по цепи 47г через один из элементов И 35 и 37 на один из выходов 54 и 55, который свя зан с адресуемым регистром. Если запись производится по команде от первой ЭВМ, то код адреса регистра пост пает на вход дешифратора 29 по цепи 44а через элемент И-НЕ 31 . С входа 45 поступает сигнал выборки устройст ва, разрешающий формирование сигнала записи, а с выхода 44 подается импульс записи (цепь 446), Также при наличии сигналов записи и выборки от первой ЭВМ, поступающих на входы элемента И 23, на выходе последнего и, соответственно, через элемент ИЛИ 25 на выходе 48 появляется сигнал, управляющий работой коммутатора 3. Наличие сигнала (единичный уровень) означает, что выход коммутатора 3 соединен с выходом блока 2, а приотсутствии сигнала (нулевой уровень) выход коммутатора 3 подключен к выходу блока 9, При-выполнении операции чтения регистра устройства одной из ЭВМ на выходе 52 через элемент И-НЁ 31 или 32, как и для операции записи, поступает код регистра. Этот код управляет работой коммутатора 11, подключает его информационные входы к адресуемому регистру. Одновременно на входы элемента И 24 (если чтение производит первая ЭВМ) или элемента И 26 (если чтение производит вторая ЭВМ) подаются сигналы выборки-и чтения, С выхода этих элементов через элемент ИЛИ 27 или 28 на одном из выходов 49 и 50 появляется сигнал, разрешающий . вьздачу информации из регистра через соответствующий блок усиления на интерфейсную шину ЭВМ. Сигнал записи, поступающий в регистр 16 счета, проходит также на вход установки в О регистра 21 счета. Сигнал с выхода 51 управляет работой коммутатора 22, При наличии на выходе сигнала логической единицы на выход коммутатора 22 подключается регистр 21 счета, а при логическом нуле - регистр 16 счета. Сигнал на выходе 51 зависит от состояния одного из младших разрядов адреса, поступающего в устройство,значение которого проходит через элементы ИЛИ 41 и 42, Элементы ИЛИ 34, И-НЕ 40 и элемент 39 задержки формируют на выходе 56 ответный синхросигнал при каждом обращении второй ЭВМ к устройству, Б режиме передачи информации, когда устройство осуществляет управление интерфейсными шинами ЭВМ, блок 5 формирует управляющие сигналы для блоков 2 и 9 и коммутаторов 3, 11 и 22. Формирование указанных сигналов синхронизируется блоком 18. С входа 43 сигналы синхронизации поступают на входы элементов ИЛИ 25, 27 и 28, вызывая появление сигналов на их выходах и, соответственно, на выходах 48-50 блока. Наличие сигнала (единич ный уровень) на выходах 49 и 50 озна чает переключение соответствукяцего усилителя, связанного с. данным выходом, в режим передачи информации на шину ЭВМ. Отсутствие сигнала (нулево уровень) означает нахождение блоков усилен11Я в режиме информации с шины. Сигнал, поступающий на вход элемента ИЛИ 25, управляет работой коммутатора .3. Сигналы с входа 43 поступают на элементы И-НЕ 30, вызывая на выходе 52 установку кода, управляющего коммутатором 11, а сигнал, поступающий на вход элемента ИЛИ 42, управляет р ботой коммутатора 22, Блок 18 управления передачей выра батывает сигналы синхронизации для блоков устройства в режиме внепроцес сорной передачи и работает следунмцим образом (фиг.З). Инициация режима внепроцессорной передачи начинается с появления на входах 109 и 110 кода направления пе редачи и сигнала запроса на передачу В этом случае с третьего выхода дешифратора 57 на входы элементов И 58 и 59 поступает одиночный сигнал который снимает сигнал сброса триггеров 60 и 61 (на других входах элементов И 58 и 59 - единичный уровень поступающий с выходов элементов ИЛИ 62 и 63, так как одновибратор 64 находится в пассивном состоянии и на его инверсном выходе присутствует ло гическая единица), на первом или вто ром выходе дешифратора 57 устанавли-; вается сигнал, определяющий нагфавле ние передачи. Наличие сигнала (еди-п ничный уровень) на первом выходе означает передачу из первой ЭВМ во вто рую. При наличии сигнала на втором выходе происходит передача в обратном направлении. Рассмотрим, например, передачу в направлении от первой ЭВМ к второй. В этом случае блок 18 вырабатывает сигналы управления для реализации , операции чтения на шине первой ЭВМ и записи в буферную память всех слов массива, а затем сигналы для чтения буферной памяти и записи на шине второй ЭВМ. После снятия сигналов сброса с триггеров блока ка счетньй вход триггера 60 с первого выхода дешифратора 57 через элемент 65 задержки проходит перепад напряжения с нуля в единицу, который устанавливает триггер 60 в единичное состояние. С триггера 60 на выход 115 (по цепи 115в)поступает сигнал (единичный уровень), являющийся требованием для блока 19 начать onepaij tn по захвату управления интерфейсной шиной первой ЭВМ. После завершения операций по захвату управления шиной первой ЭВМ на входе 107 (цепь 107а) появляется сигнал единичного уровня, который, поступая на выход 113 (по цепи 11 За), обеспечивает выдачу адреса из регистра 14 через блок 2 на шину 4 и подключение коммутатора 3 к блоку 2. Кроме того, сигнал с входа 107 а поступает на вход элемента И 67, на другой вход которого поступает сигнал с второго выхода дешифратора 57. Сигнал, с выхода элемента И 67 является входом блока 5 и определяет направление передачи через усилители блока 2 и через элемент.НЕ 68 поступает на блок 19, определяя вид операции на шине 4. Сигнал с входа 107а поступает также на элемент И-НЕ 69, на другом входе которого присутствует единица с входа 107в. Сигнал логического нуля с выхода элемента И-НЕ 69 поступает на элемент ИЛИ 70 и так к.ак на его другом входе также присутствует сигнал логического нуля с входа 1076, то сигнал логического нуля с выхода элемента ИЛИ 70 устанавливает триггер 71 в положение логической единицы (иа его входе установки в О присутствует сигнал логической единицы). Сигнал с выхода триггера 71 поступает в блок 19, который вырабатывает сигналы управления и синхронизации, соответствующие операции чтения на шине первой ЭВМ. После получения сигнала синхронизации адресуемая ячейка выставляет данные на шину 4 и вырабатывает .ответный синзсросигнал, который через блок 19 поступает нулевым уровнем на .вход 107в и элемент И 72 сбрасывает триггер 71. Нулевой , сигнал с триггера 71 проходит через элемент ИЛИ 75 (на другом входе ИЛИ 75 - логический нуль) и злемент И 76, поступает на вход записи буферной памяти 13-и вызывает запись данных с шины А в буферную память 13 по адресу, находящемуся в регистре 21 счета, так как на выходе 113г, который управляет коммутатором 22, присутствует сигнал логическойединицы. Через определенное время на вход 1076 приходит нулевой уровень сигнала, который запускает одновибратор 77. Шпульс с выхода одновибратора 77 передним фронтом увеличивает содержимое регистра 14 адреса (сигнал с выхода одновибратора 77 проходит через элементы И 78 и ИЛИ 79 на выход 114а) и уменьшает содержимое первого регистра 16 счета (сигнал проходит через элементы И 7ё и ИШ1 80 на выход 114б) а задним фронтом сигнал с выхода одновибратора 77 увеличивает содержимое регистра 2 Т счета, причем сигнал проходит через элементы И 78, НЕ 81 и ИЛИ 82 на выход 114в.

После сброса ответного синхросигнала единичный уровень с входа 107в разрешает установку триггера 71 и цикл чтения на шине 4 повторяется. Когда будет прочитано последнее слово, регистр 16 счета обнуляется и сигнал обнуления с .Него поступает по входу 108 на одновибратор 64, который формирует отрицательный, импульс Этот импульс поступает на элементы ИЛИ 62 и 63, в результате чего на выкоде элемента ИЛИ 62 остается логическая единица, так как на другом входе присутствует логическая единица с первого выхода дешифратора 57, а на выходе элемента ИЛИ 63 появляется сигнал логического нуля, который устанавливает триггер 61 и (через элемент И 58) сбрасывает триггер 60. Управление на шине 4 передается процессору первой ЭВМ, а в блок 20 по цепи 116а посыла.ется сигнал запроса на захват шины 8 второй ЭВМ. Когда операции по захвату шины второй ЭВМ будут произведены, на вход 111 по цепи 1116 с блока 20 поступает сигнал логической едяницы, который передним фронтом запускает одновибратор 88. Положительный импульс с одновибратора 88 в данном случае никаких действий не производит, так как он заблокирован уровнем логического нуля на входе элемента И 90. По окончании отрицательного импульса на другом выходе одновибратора 88 устанавливается триггер 91,

а на вход генератора 93 поступает разрешаклций .сигнал через элемент И 92.

В этом цикле передачи происходит передача слова массива из буферной памяти 13,по адресу, находящемуся в регистре 16 счета (на выходе 113г нулевой уровень сигнала), на шину 8. При этом регистр 21 счета используется как счетчик числа передаваемых слов.

Формирование управляющих воздействий при выполнении операций на шине второй ЭВМ тактируется импульсами с генератора 93. Генератор 93 на первых трех выходах формирует трехфазную последовательность сдвинутых относительно друг друга импульсов, обеспечивающих необходимые соотношения между интерфейсными сигналами.

Триггер 91 управляет выдачей адреса, и при его установке единичный сигнал с прямого выхода триггера поступает на выход 113е, обеспечивая подключение регистра 15 на выход коммутатора 11, а также переключение блока 9 в режим передачи на шину 8 (единичный сигнал через элементы ИЛИ 95 и И 96 на выход 113д). На входе элемента И 94 появляется сигнал логической единицы, разрешающей прохождение тактового импульса с генератора 93 на выход 116г. Этим -тактовым импульсом происходит запуск блока 20, который формирует необходимые интерфейсные сигналы управления и синхронизации. Следующим тактовым импульсом с генератора 93 сбрасьшается триггер 91, п;ри этом регистр 15 оттпочается от блока 9 усиления, а к нему через коммутатор 11 подключается буферная память 13 сигналом на выходе 113в с инверсного выхода триггера 91 (через элемент И-ИЛИ 85). Усилители блока 9 продолжают передачу данных на шину 8, так как на выход 11Зд проходит сигнал логической единицы с первого выхода дешифратора 57 через элемент ИЛИ 95 и элемент И 96. При этом в блок 20 по цепи 1166 поступает единичный сигнал, вызывающий формирование сигнала Запись на шине 8. Сигнал на выходе 11 6в, который вызывает формирование сигнала Чтение на шине 8, находится в пассивном (нулевом) состоянии.

Третьим синхросигналом генератор 9 вызывает формирование на шине 8 сигналов кода операции, в данном случае 1315 сигнала Запись. Адресуемая ячейка, получив управляющие сигналы, вырабатывает ответный синхросигнал, по окончании которого сбрасьшается сигнал синхронизации, поступакмций из блока 20 на вход 111а. Этот сигнал перепадом напряжения с уровня логической единицы в уровень логического нуля запускает одновибратор 88. Положитель ныи импульс с первого выхода одновибратора 88 проходит на выход элемента F 90 (на другом входе последнего присутствует логическая единица с входа 1116 через элемент 89 задержки) и через элемент И 98, а также через элементы ИЛИ 101 и 102 передним фронтом уменьшает содержимое регистра 21 счета и увеличивает содержимое регист ра 15 адреса соответственно, а задним фронтом увеличивает содержимое регистра 16 счета (сигнал проходит с выхода элемента И 98 через элементы НЕ 99 и ИЛИ 103). Задним фронтом импульса с второго выхода одновибратора 88 устанавливается триггер 91, а по окончании этого импульса разрешается работа генератора 93. Таким образом повторяется цикл записи слова на шину 8 и переписываются -все слова передаваемого массива. Когда будет записано последнее сл во массива, обнуляется регистр 21 счета. Низкий уровень напргГжения с входа 112 поступает на вход элемента И 106 с выхода которого проходит на регист ры 6 и 12 управления, вызывая сброс разрядов запросов на передачу и установку разрядов Конец передачи. Передача в обратном направлении (от ЭВМ 2 к ЭВМ 1) состоит из операции чтения на шине 8, записи информации в буферную память 13 и операции записи информации с буферной 13 наШину 4 В первый момент времени появляются единичные уровни сигналов натретьем и втором выходах дешифратора 57, в результате чего устанавливается в единичное состояние триггер 61. В бло 20 поступает сигнал, инициирующий захват управления шиной 8, После выполнения операций по захвату управления на вхо/; 1116 поступает единичный. уровень сигнала, который запускает одновибратор 88. 1 Положитель.ный импульс с первого,., выхода одновибратора 88 блокируется на элементе Н 90. По окончании отрицательного импульса на втором выходе одновибратора 88 устанавливается триггер 91 (перепадом напряжения с низкого уровня в высокий) и единичный уровень через элемент И 92 поступает на вход генератора 93, разрешая его раВ данный момент времени на выходе 113д сигнал логической единицы с пря мого выхода триггера 91 через элементы ИЛИ 95 и И 96 вызывает в блоке 9 усилителей передачу на шину 8, а единичный сигнал на выходе 113е подключает регистр 15 к коммутатору 11. Первый синхросигнал с генератора 93 через элемент И 94 запускает блок 20. Второй синхроимпульс через элемент И 97 сбрасывает триггер 91, а третий устанавливает сигналы операции на шине 8. В данном случае устанавливается операция чтения на шине 8. Логический нуль на выходе 113д вызылает передачу данных в блоке с шины 8 на вход коммутатора 3, а логический нуль на выходе 113а вызывает передачу данных с блока 9 на выход коммутатора 3. Адресуемая ячейка, получив сигнал чтения, помещает данные на шину 8 и выставляет ответный синхросигнал. Данные с шины через блок 9 усиления и коммутатор 3 поступают на вход блока буферной памяти. Логическая единица на выходе 113г определяет что адре.с памяти поступает из регистра 21 счета через коммутатор 22. Ответный синхросигнал единичным уровнем поступает на вход 111в, вызывая появление на выходе элемента И-НЕ 86 сигнала логического нуля, так как на два других входа этого элемента поступают сигналы логической единицы с второго выхода дешифратора 57 и входа. 1116. Логический нуль на выходе элемента И-НЕ 86 вызьшает появление нулевого уровня на выходе 114ж, который является активным сигналом записи информации в буферную память 13. По окончании ответного синхросигнала сбрасьшается синхросигнал, вы- . рабатываемый блоком 20, и логический нуль на входе 111а запускает одновибратор 88.t Положительный импульс с первого выхода одновибратора 88 через злемен- 15.15 ты И 90 и 100 поступает на-входы эле ментов ИЛИ 80, 82 и 102, вызывая на их выходах появления сигналов уменьшения содержимого регистра 16 счета, увеличение содержимого регистра 15 адреса и регистра 21 счета соответственно. Задний фронт отрицагтельного импульса с второго выхода одновибрато ;ра 88 устанавливает триггер 91 и разрешает работу генератора 93. Таким об разом начинается чтение следующего слова на шине 8 и запись в буфернуюпамять 13. Когда будет передано последнее ело во, содержимое регистра 16 становится равным нулю и импульс обнуления с него поступает на вход 108, Запускается одновибратор 64, который отрицательным импульсом через элемент ИЛИ 62 устанавливает триггер 60, а через элементы ИЛИ 62 и И 59 сбрасывает в нулевое состояние триггер 61. Таким образом, цикл обращения к шине 8 заканчивается и управление шиной передается процессору второй ЭВМ, С выхода триггера 60 в блок 19 поступает запрос на захват шины 4, После завершения операций по захвату управления шиной 4 появляется единичный уровень напряжения на входе 107а Этот сигнал поступает в блок 5, который управляет усилителями сигналов адреса, и таким образом адрес с регистра 14 поступает на шину 4, Сигнал с входа 107а поступает также через элемент И 67 на выход 1136 для управления усилителями данных блока 2, вызывая передачу данных на шину 4. Этот же сигнал через элемент И-ИЛИ 85 пр.ступает на выход 113в, подключая с помощью блока 5 выход блока буферной памяти 13 к блоку 2. через коммутатор 11. Сигнал с входа 107 также устанавливает в 1 триггер 71, который за- пускает блок 19 для выполнения операции записи на шине 4. Данные считываются с буферной памяти по.адресу, находящемуся в регистре 16 счета (так как на выходе 113г присутствует логический нуль с выхода элемента И-ИЛИ 87). Получив сигналы записи и данные, адресуемая ячейка выставляет ответный синхросигнал, который приходит на вход 107в блока уровнем логического нуля, сбрасывая триггер 71. Через оп ределенное время сбрасьшается сигнал синхронизации, вырабатываемый блоком 19, который поступает на вход 1076, Перепад напряжения с высокого в низкий запускает одновибратор 77, Положительньй импульс с одновибратора 77 передним фронтом через элементы И 83 и ИЛИ 79 увеличивает содержимое регистра 14, через элемент И 83«и ИЛИ 101 уменьшает содержимое регистра 21 счета, а задним фронтом через элементы И 83, НЕ 84 и ИЛИ 103 увеличивает содержимое регистра 16 счета. После этого цикл записи повторяется до тех пор, пока не обнулится регистр 21 счета. Таким образом происходит передача массива информации из второй ЭВМ в первую, В блоке 18 предусмотрена регистрация ошибочных ситуаций, возникающих при обращении к несуществующим адресам на шинах ЭВМ, Схема, регистрирующая ошибки, содержит элемент ИЛИ 104, элемент И 106 и счетчик.105, На счетный вход счетчика постоянно с генератора 93 подается тактовая частота, а на вход сброса - импульсы с элемента ИЛИ 104, На вход элемента ИЛИ 104 подаются нулевые импульсы при каждом завершении цикла обращения к одной из шин или при незанятости шин. Коэффициент пересчета счетчика 105 таков, что при нормальных длительностях циклов обращения к шинам он сбрасьюается раньше, чем достигает своего переполнения, В этом случае, когда происходит обращение к несуществующему адресу, устройство не получает ответный синхросигнал и блок зависает, не закончив текущего цикла. По истечении некоторого времени, определяемого частотой генератора 93 и коэффициентом пересчета счетчика 105, на выходе переполнения последнего появляется импульс, который по цепи 117а устанавливает в регистрах 6 и 12 определенные разряды ошибки, а через элемент И 106 сбрасывает в них разряды запроса на передачу, Блок 19 управления шиной первой ЭВМ осуществляет обмен интерфейсными сигналами с процессором первой ЭВМ по захвату управления шиной 4 и фор-мирование сигналов синхронизации и управления для выполнения операций на внепроцессорной передаче данных. Блок. . 19. работает следующим образом (.4), В исходном состоянии при отсутствии сигнала требования на передачу, поступающего из блока 18 (в цепи

134а - нулевой уровень) триггеры 121, 122 и 125 блока поддерживаются в нулевом состоянии. При этом хотя бы на одном из входов элементов И-НЕ 127-129 и 132, элементов И 130 и НЕ 131, связанных по выходу с шиной ЭВМ находится нулевой уровень и блок 19 логически отключен от шины.

При поступлении с входа 134 сигнала требования на передачу (цепь 134а) начинается цикл захвата интерфейсной шины; На выходе элемента И-НЕ 129 появляется сигнал (низкий уровень) требования на внепроцессорную передачу (в терминологии интерфейса ОШ сигнал ЗПД). Процессор ЭВМ, получив этот сигнал, отвечает сигналом разрешения (РПД), поступающим на вход 133 по цепи 13За, По переднему фронту сигнала РПД происходит установка триггера 121, формирование на выходе элемента И-НЕ 127 сигнала подтверждения (ПВБ) и сброс сигнала ЗЦЦ, а по заднему фронту устанавливается триггер 125 и на выходе элемента И-НЕ 128 формируется сигнал занятости шины (ЗАН). Одновременно сигнал с пря-мого выхода триггера 125 поступает через выход 136 (по цепи 136в) в блок 18. На.этом передача управления шиной 4 первой ЭВМ устройству завершается.

При выполнении циклов передачи из блока 18 на вход 134.поступают сигналы установки адреса (цепь 1346) и код операции (цепь 134в). На выходе элемента И-НЕ 132 устанавливается управляющий сигнал (У1), определяющий ьид операции (чтение или запись). Далее с определенной задержкой устанавливается триггер 122 и через элемент НЕ 131 на интерфейсную шину 4 посылается сигнал синхронизации (СХЗ). Получив этот сигнал, устройство, к которому происходит обращение, выполняет требуемую операцию и выставляет, ответный сигнал синхронизации (СХИ), который, поступив по входу 133 (депь 1336), вызывает через определенную задержку сброс триггера 122 и снятие сигнала СХЗ. При операциях чтения с шины 4 по сигналу СХЙ с выхода эле-. мента И 120 блок 18 формирует сигнал записи в буферную память, а сброс триггера 122 означает для блока 18 конец цикла обращения к шине. |

После завершения передачи блок 18 снимает сигнал требования (в цепи

134а - нулевой уровень), в результаI те чего триггеры блока сбрасываются % исходное состояние. При этом сигнал ЗАН снимается и управление шиной возвращается процессору ЭВМ.

Блок 20 управления шиной осуществляет обмен интерфейсными сигналами с процессорами второй ЭВМ по захвату управления шиной 8, формирование сиг0налов управления и синхронизации для выполнения операций по внепроцессорной передаче данных и работает следующим образом (фиг.5).

,Блок включает схему захвата уп5равления, состоящую из триггера 141 и элементов НЕ 137 и 147, И-НЕ 146 и 148 и элемента 144 задержки. В исходном состоянии на прямом выходе триггера 141 находится логический нуль,

0 а на инверсном выходе - логическая единица. При появлении в цепи 153а сигнала требования с блока 18 с выхода элемента И-НЕ 146 и выхода 154 (по цепи 154а) на шину 8 поступает

5 сигнал требования на внепроцессорную передачу (в терминологии интерфейса МПИ сигнал ЗМ). Процессор ЭВМ, получив этот сигнал, устанавливает сигнал предоставления (РЗМ), поступаю0щий по цепи 152а с входа 152 через . элемент НЕ 137 на вход триггера-. 141. Триггер устанавливается в единичное состояние, при этом снимается сигнал требования ЗМ и на вькоде элемента

5 НЕ 147 устанавливается сигнал подтверяздения (ПЗ). Также единичным сигналом с триггера 141 разрешается ра бота триггеров 142 и 143 и информируется блок 18 о передаче управления

0 шиной второй ЭВМ устройству.

При выполнении устройством цикла обращения к шине 8 после установки адреса на шине тактовым импульсом с входа 153 по цепи 1536 происходит ус5тановка триггера 142 и формирование элементом НЕ 149 сигнала синхронизации (ОБМ). Следующим тактовым импульсом по цепи 153в устанавливается триггер 143, а на выходах элементов И-НЕ

0 150 и 151 появляется сигнал, Ввод или Вывод в зависимости от кода операции,пост.упившего по цепям 153г и 153л. Получив один из этих сигналов, устройство, к которому происхо5дит обращениеJ выполняет требуемую операцию и выставляет синхросигн (ОТВ), по переднему фронту которого с определенной задержкой происходит сброс триггера 143 и снятие сигнала Ввод или Вывод, а по заднему фронту сбрасывается триггер 142 и снимается сигнал ОБМ. Сигнал с выхода триггера 142 поступает в блок 18 и завершает цикл обращения к шине второй ЭВМ.

После завершения передачи блок 18 снимает сигнал требования (в цепи 153а - нулевой уровень), что вызывает сброс триггеров блока в исходное состояние. При этом сигнал ПЗ снимается и управление шиной возвращается .процессору ЭВМ.Формула изобретения

1. Устройство для сопряжения двух ЭВМ, содержащее блок формирования уравляющих сигналов, блок управления передачей, блок управления шиной первой ЭВМ, блок управления шиной второй ЭВМ, два дешифратора, два блока усиления, два регистра управления, два коммутатора,дв.а регистра адреса, первый регистр счета, два блока прерывания, причем первые .группы информационных входов и выходов первого и второго блоков усиления образуют группы входов и выходов устройства для подключения соответственно к группам информационных выходов и входов первой и второй ЭВМ, входы разрешения прерывания и выходы запроса прерывани первого и второго блоков прерывания являются входами и выходами устройства для подключения соответственно к выходам разрешения прерывания и к вхо дам запросапрерывания первой и вто.рой ЭВМ, первые группы входов логического условия и первые группы выходов блоков управления шинами первой и второй ЭВМ образуют группы входов и выходов устройства для подключения .соответственно к группам командных выходов и к группам командных входов первой и второй ЭВМ, разрешакщий вход и первьш выход первого дешифратора яЪляется входом и выходом устройства для подключения соответственно к синхровыходу и к синхровходу первой ЭВМ разрешающий вход второго дешифратора и первьй выход блока формирования уп- . равляющих сигналов являются входом и выходом устройства для подключения соответственно к синхровыходу и к синхровходу второй ЭВМ, при этом вторые группы выходов и вторые группы

входов логического условия блоков управления шинами первой и второй ЭВМ соединены соответственно с первой, второй группами входов логического условия и с первой, второй группами выходов лока управления передачей, третья группа выходов которого соединена с первой группой входов логического условия блока формирования управляющих сигналов, первый вход логического условия которого соединен с вторым выходом первого дешифратора, группа информационных входов которого соединена с второй группой входов логического условия блока формирования управляющих сигнало-в и с второй группой информационных выходов первого блока усиления, вторая группа информационных входов которого соединена с первой группой выходов блока формирования управляющих сигналов, второй выход которого соединен с управляющим входом первого коммутатора первая группа информационных входов которого соединена с группой информационных входов первого регистра управления и с третьей группой информационных выходов первого блока усиления, третья группа информационных входов которого соединена с группой, информационных выходов второго коммутатора и с второй группой информационных входов второго блока усиления, вторая группа информационных выходов которого соединена с второй группой информационных входов первого коммутатора, с вторым входом логического условия блока формирования управляющих сигналов и с группой информационных входов второго дешифратора, группа выходов которого соединена с третьей группой входов логического условия блока формирования управляющих сигналов, вторая группа выходов которого соединена с группой информационных входов второго регистра управления, установочный вход которого и установочный вход первого регистра управления соединены с четвертой группой выходов блока управления передачей, первый вход логического условия которого соединен с входом запроса прерывания первого блока прерывания, с первым информа;Ционным входом второго коммутатора и с информационным вькодом первого регистра управления,- информационный вход которого соединен с третьим выходом блока формирования управляющих сигналов, третья группа выходов соединена с группой управляющих входов второго коммутатора , второй информационный вход которого соединен с информационным выходом второго регистра управления, с входом запроса прерывания второго блока прерывания и с вторым входом логического условия блока управления передачей, третий информационный вход второго коммутатора соединен с информационным выходом первого регистра адреса и с информационным входом первого блока усиления, информационньш вход второго блока усиления соединен с четвертым выходом блока формирования управляющих сигналов, отличающее ся тем, что, с целью повышения быстродействия, в устройст во введены буферная память, третий коммутатор, второй регистр счета,при этом пятый выход блока формирования управляющих сигналов соединен с управляющим входом третьего коммутатора, информационньм выход которого соединён с адресным входом буферной памяти, информационный вход которой и информационные входы первого и второго регистров адреса, первого и второго регистров счета соединены с группой информационных выходов первого коммутатора, щестой выход блока формирования управляющих сигналов соединен с входами записи первого и второго регистров адреса, первого регистра счета, с установочным входом второго регистра счета и с первым входом записи-чтения буферной памяти второй вход записи-чтения которой, а также синхровходы первого и второго регистров адреса, первого и второго регистров счета соединены с пятой группой выходов блока управления передачей, третий и четвертый входы догического условия которого соединены соответственно с первыми информационными выходами соответственно первого и второго регистров счета, вторые . информационные выходы которзгх соединены соответственно с первым и вторым информационными входами и третьего коммутатора, а также с четвертым и пятым информационными входами второго коммутатора, шестой и седьмой информационные входы которого соедине ны соответственно с информационными . .выходами буферной памяти и второго . регистра адреса. 2. Устроство по п.1, от л ичающееся тем, что блок формирования управляющих сигналов содержит дешифратор, пять элементов И, восемь элементов ИЛИ, элемент И-НЕ, элемент задержки, три группы элементов И-НЕ, группу элементов И, причем первые входы первого, второго, третьего и четвертого элементов ИЛИ, первый и второй входы элементов И-НЁ первой группы образуют первую группу входов логического условия блока, первые входы первого и второго элементов И, пятого элемента ИЛИ, элементов И-НЕ второй группы, шестые элементы ИЛИ, соединенные с первым входом третьего элемента И, образуют вторую группу входов логического условия блока, первые входы четвертого элемента И, седьмого элемента ИЛИ, второй вход пятого элемента ИЛИ, второй вход шестого элемента ИЛИ, соединенный с вторым входом седьмого элемента ИЛИ и с первыми входами элементов И группы, первые входы элементов И-НЕ третьей группы образуют третью группу входов логического условия блока, второй вход первого элемента И соединен с вторыми входами второго элемента И, элементов И-НЕ второй группы, с первым входом восьмого элемента ИЛИ и является первым входом логического условия блока, второй вход четвертого элемента И соединен с вторым входом восьмого элемента ИЛИ, с вторыми входами элементов И-НЕ третьей группы, с первым входом элемента И-НЕ и является вторым входом логического условия блока, выходы элемента И-НЕ, первого элемента ИЛИ, третьего элемента И, третьего элемента ИЛИ, четвертого элемента ИЛИ и пятого элемента .И являются соответственно спервого по шестой выходами блока, выход второго элемента ИЛИ и первый вход первого элемента 1ШИ Ьбразуют первую группу выходов блока, выходы элементов И группы образуют вторую группу, выходов блока, выходы элементов И-НЕ первой, второй и третьей групп соединены с группой информационных входов дешифратора и образуют третью группу выходов блока, при этом в блоке формирования управляющих сигналов выход первого элемента И соединен с вторым входом первого элемента ШШ, выход второго элемента И соединен с вторым йходом второго элемента ИЛИ, выход, четверто го элемента И соединен с вторым вхо:дом третьего элемента ИЛИ, .выход пятого элемента ШШсоединен с вторым входом четвертого элемента ИЛИ, выхо восьмого элемента ИЛИ соединен с раз решающим входом дешифратора,-.выход которого соединен с вторыми входами третьего элемента И, элементов И группы и с первым входом пятого элемента И, второй вход которого соединен с входом шестого элемента ИЛИ, выход седьмого элемента ИЛИ соединен с входом элемента задержки, выХ0Д которого соединен с вторым входом элемента 1Г-НЕ. 3. Устройство по П.1, о тличаю щ е е тем, что блок управления передачей содержит дешифратор, генератор импульсов, счетчик, четыре триггера пятнадцать элементо И, двенадцать элементов ИЛИ, два эле мента И-НЕ, два элемента И-ИПИ, три одновибратора, четыре элемента задержки, пять элементов НЕ, причем первый вход первого элемента И-НЕ, с единенный с входом первого элемента задержки, с первыми входами первого элемента И, первого и второго элемен тов И-ИЛИ, .первый вход первого элемента Ш1И, соединенный с входом запуска первого одновибратора, и первый вход второго элемента И, соединенный с вторым входом первого элемента И-НЕ, образуют первую группу входов логического условия блока, первый вход второго элемента И-НЕ, первый вход запуска второго одновиб . раТора, второй вход, запуска второго одновибратора, соединенный с первым входами третьего, четвертого и пятого элементов И, с входом второго элемента задержки, с вторыми входам второго элемента И-НЕ, второго элемента И-ИЛИ, образуют вторую группу входов логического условия блока, первый и второй информационные вход дешифратора, вход запуска третьего одновибратора и первый вход шестого элемента И являются соответственно первым, вторым, третьим и четвертым входами логического условия блока, единичный выход первого триггера, с единенный с первыми входами второго и третьего элементов ИЛИ, выход пер го элемента НЕ, единичный выход вто го триггера, соединенный с вторым в дом второго элемента И, образуют пе вую группу выходов блока, единичный выход третьего триггера, первый выход дешифратора, соединенный с первыми входами седьмого и восьмого элементов И, четвертого и пятого элементов ИЛИ, с вторым входом первого элемента И-ИЛИ, с третьим входом второго элемента И-ИЛИ, с входом третьего элемента задержки, второй выход дешифратора, соединенный с первыми входами девятого и десятого элементов И, шестого элемента ИЛИ, с входом ; четвертого элемента задержки, с третьим входом первого элемента И-ИЛИ, с четвертым входом второго элемента И-РШИ, с третьим входом второго элемента И-НЕ, с вторым входом первого элемента И, выход одиннадцатого элемента И и первый синхровыход генератора импульсов образуют вторую группу выходов блока, выход первого элемента И, соединенный с входом первого элемента НЕ, первый вход первого элемента И-НЕ, выходы первого и второго элементов И-ИЛИ, пятого элемента И и единичный выход шестого триггера, соединенный с первым входом одиннадцатого элемента И, с вторым входом четвертого элемента ИЛИ, образуют третью группу -выходов блока, выход счетчика, соединенный с вторым входом шестого элемента И, и выход шестого элемента И образуют четвертую группу выходов блока, выходы с седьмого по двенадцатый элементов ИЛИ и двенадцатого элемента И образуют пятую группу выходов блока, при этом в блоке управления передачей выход третьего элемента задержки соединен с синхровходом второго триггера, единичный вход которого соединен с первым входом тринадцатого элемента И и с выходом пятого элемента ИЛИ, второй вход которого соединен с выходом третьего одновибратора и с вторым входом шестого элемента ШШ, выход которого соединен с первым входом четырнадцатого элемента И и с единичным входом третьего триггера, нулевой вход которого соединен с выходом тринадцатого элемента И, второй вход которого соединен с третьим выходом дешифра- тора и с вторым входом четырнадцатого элемента И, выход которого соединен с нулевым в-ходом второго тригге-. ра, синхровход третьего триггера соединён, с выходом четвертого элемента задержки, выход первого элемента И-НЕ

соединен с вторым входом первого элемента ИЛИ, выход которого соединен с единичным входом первого триггера, нулевой вход которого соединен с выходом второго элемента И, выход первого одновибратора соединен с вторыми .входами седьмого и девятого элементов И, выход последнего соединен с первыми входами седьмого и десятого элементов ИЛИ и с входом второго элемента НЕ, выход которого соединен с первым входом двенадцатого элемента ИЛИ второй вход которого соединен с выходом третьего элемента НЕ, вход которого соединен с выходом восьмого элемента И, с вторым входом десятого элемента ИЛИ и с первым входом одиннадцатого элемента ИЛИ, второй вход которого соединен с выходом десятого элемента И, с первым входом девятого элемента ИЛИ и с первым входом восьмого элемента ИЛИ, второй вход которого соединен с вторым входом седьмого элемента ИЛИ, с выходом седьмого элемента И и с входом четвертого элемента задержки, выход которого соединен с вторым входом девятого элемента ИЛИ, выход первого элемента задержки соединен с входом пятого элемента НЕ, выход которого соединен с вторым входом второго элемента ИЛИ

выход которого соединен с первым входом двенадцатого элемента И, второй вход которого соединен с выходом второго элемента И-НЕ, второй вход восьмого элемента И соединен с вторым входом десятого элемента И и с выходами пятнадцатого элемента И, первый вход которого соединен с выходом второго элемента задержки, а второй; вход - с первым выходом второго од- новибратора, второй выход которого соединен с синхровходом четвертого триггера и с вторым входом третьего элемента И, выход которого соединен с разрешающим входом генератора импульсов и с вторым входом третьего элемента ИЛИ, выход которого соедине с установочным входом счетчика,счетный вход которого соединен с вторым синхровыходом генератора импульсов, третий синхровыход которого соединен с вторым входом четвертого элемента И, выход которого соединен с нулевым входом четвертого триггера, нулевой выход которого соединен с четвертым входом первого элемента И-ИЛИ, четвертый синхровыход генератора импульсов соединен с вторым входом одиннадцатого элемента И, вых:од четвертого элемента ИЛИ,соединен с вторым входом пятого элемента И.

та

Изобретение относится к вычислительной технике и может быть использовано для сопряжения двух разнотипных ЭВМ. Целью изобретения является повышение быстродействия. Устройство содержит блок формирования управляющих сигналов, блок управления передачей, блок управления шиной первой ЭВМ, блок управления шиной второй ЭВМ, два дешифратора, два блока усиления, три коммутатора, два регистра управления, два регистра адреса, два регистра счета, буферную память, два блока прерывания. 2 з.п. ф-лы, 5 ил.