Устройство для сложения длительностей импульсов Советский патент 1990 года по МПК G06G7/14 

Изобретение отноЬится к вычислительной технике и может быть использовано в цифровых вычислительных ма шинах.

Цель изобретения - повышение надежности устройства за счет уменьшения; аппаратурных затрат

На чертеже изображена структурная схема устройства.

В устройстве входная величина представляется в форме

,,,оос,В„,

где Pi - признак, приниманиций значение О или 1;

й|( о о оВу, - мантисса, где .,ll; ,o.o,n - количество двоичных знаков мантиссы, величина которого зависит от основы системы счисления и определяется следующим образом: n q/2-1 при q - четномс Все цифровые величины q-й системы счисления распределены в двух группах Первая группа охватьшает величины от О до (q/2-Т), а вторая группа- от q/2 до (q-l)c, Признак определяет принадлежность цифровой величины к группам: если oi О, то величина из первой группы, а если 1, то из второй группы, при этом признаку присвоен вес q/2 (на чертеже представлена схема одного формирователя разрядов устройства для сложения длительностей импульсов)с

Каящый формирователь разрядов устройства содержит га q/2 (q - основа системы счисления) бистабильных эле

ментов ,Глервую группу

ш

- -f fn л K JJiJ.

элементов и 2,,2,...,2, вторую группу m элементов И 3, ,3,„„.,3, первую группу m элементов ИЛИ 4,, 4, вторую группу m элементов , 5, с о о,5, первый 6 и второй 7 дополнительные бистабильные элементы десять элементов И 8-17, четьфе элемента ИЛИ 18-21, два элемента НЕ 22 30 и 23, два элемента НЕ 24 и 25 с увеличенной задержкой, шину 26 установки в О устройства, вход 27 операндов при выполнении сложения, вход 28 операндов при вьшолнении вычитания 35 вход 29 переноса из предьщущего фор- №фователя разрядов устройства, вход JU заема из предыдущего формирователя разрядов устройства, выход 31 переноса в следующий формирователь 40 разрядов устройства, выход 32 заема в следующий формирователь разрядов устройствас

Рассмотрим алгоритм сложения двух длительностей импульсов 45 С этой целью предварительно введем следующие обозначения:

кЧк1 Зг 1 первое слагаемое,

°к °к-( ° , - второе слагае- 0мое,

с к-| 2..1 сумма слагаемьк А и В;

Р; - переносы из i-ro в (1+1)-й разряде

5 Сложение происходит согласно следующему алгоритму

В начале на выходы сумматора подается первый операнд А„ Если считать что.сумматор предварительно обнулен

Т(1 после окончания подачи операн- fl;i А в каждом формирователе разря- )В получим сумму S а + О„ Пссольку (q - осноиание системы

д

с:

с шсления) , то S; q и Р,- О, т,е

П(фенос в старший (1+1)-й разряд не

П)ОИСХОДИТ

После этого на входы сумматора по- второй операнд В

При этом следует рассмотреть два случая:

; q, Р; 0; а + b, q, Р; 1„

aj +

В первом случае перенос в старший рАзряд не происходит, поэтому отдель- ние формирователи разрядов сумматора функционируют самостоятельно

В случае, если S q и Р- 1,

При Ь, 4.) Ъ; импульс переноса Р- и разряда i непосредственно подается на вход переноса (1н-1)-го разряда и п 1ибавляется к сумме

При bj bi импульс переноса Р и разряда i подается на вход переноса. (i+1)-ro разряда в то время, когда еще не окончена на входе суммирова-

+ b

и b,-+,b;

Дс CI

чт ис

Р;

и Фс

HI

подача разряда Ь; второго операн- 30 зом

элемент ИЛИ 42 первой группы подае ся на единичный вход второго биста 25 бильного элемента 1 и устанавлива его в единичное состояние В дальн шем установление в единичное состо ние бистабильных элементов 1а-1.,( ме t) происходит аналогичным обра

При этом происходит наложение гнала операнда переноса Р , о вызьшает потери последнегоо Чтобы ключить это, запоминаются переносы на промежуточных элементах памяти выдаются на вход переноса (i+1)-ro рмирователя разрядов после оконча-

Если предпоследний бистабильный элемент 1 находится в единичном тоянии (при этом седьмой элемент И заперт), то единичный сигнал с его 35 прямого выхода через предпоследний элемент И 2 (который в это время в открытом состоянии) первой группы

:я сигнала Ь,, В казздом рассмотрен- и через последний элемент И 3 „. (на

нем случае за счет разброса времени CI абатьшания бистабильных элементов щ и больших входных величинах возни- Ксет погрешность при вычислении результата, которую необходимо устрани ть путем синхронизации входных опеНДОВо

Устройство работает следукшщм обдругом входе которого присутствует

40 логическая 1) второй группы посту пает на вход элемента ИЛИ 4 первой

группы, на входы элементов ИЛИ 5, -5

второй группы (при этом девятьш элемент И 16 закрыт)о

45

Единичный сигнал с выхода элемен та ИЛИ 4 поступает на единичный вх последнего бистабильного элемента I и устанавливает его в единичное сое

рг

зом с

Устройство оперирует как с анало- rcJBbnvm (заданных длительностью имЕдиничный сигнал с выхода элемента ИЛИ 4 поступает на единичный вход последнего бистабильного элемента Ijy, и устанавливает его в единичное сое-

.П1|льсов), так и с цифровыми (заданных 50 тояние Одновременно с этим единичный

сигнал через элементы ИЛИ 5,- 5 поскс|личеством импульсов) сигналами

Функционирование устройства с ана- лс1говь(ми сигналами До начала процессе суммирования высокий потенциал поД5

тупает на нулевые входы бистабильных элементов 1,-1 ,и устанавливает их в нулевое состояние Таким образом,

ется на шину 26 обнуления и, пройдя устано.вление последнего бистабильного

через элементы ИЛИ 5,- второй груп- пь и первый 18 и второй 19 элементы ИГ И, переводит в нулевое состояние все стабильные элементы 1,- доэлемента 1 в ед ничное состояние и остальных бистабильных элементов . 1/) нулевое состояние осуществляется одновременно;,

10

87026

полнительные бистабильные элементы 6 и 7 всех формирователей разрядов устройства

При поступлешш первого операнда А в виде длительностей единичного импульса на вход 27 сложения единичный сигнал с выхода третьего элемента ИЛИ 20 подается на первый вход седьмого элемента И 14 и открывает его (при этом на втором входе седьмого элемента И 14 присутствует логическая 1)о Единичнькй сигнал с выхода седьмого элемента И Т4 поступает через 15 первьй элемент ИЛИ 4 первой группы на единичный вход первого бистабильного элемента 1, устанавливая его в единичное состояние Единичный сигнал с прямого выхода первого бистабильного элемента 1 через первый элемент И 2, (который в это время в открытом состоянии) первой группы и через второй

20

30 зом

элемент ИЛИ 42 первой группы подается на единичный вход второго биста- 25 бильного элемента 1 и устанавливает его в единичное состояние В дальнейшем установление в единичное состояние бистабильных элементов 1а-1.,(кроме t) происходит аналогичным обраЕсли предпоследний бистабильный элемент 1 находится в единичном состоянии (при этом седьмой элемент И 14 заперт), то единичный сигнал с его 35 прямого выхода через предпоследний элемент И 2 (который в это время в открытом состоянии) первой группы

и через последний элемент И 3 „. (на

и через последний элемент И 3 „. (на

другом входе которого присутствует

40 логическая 1) второй группы поступает на вход элемента ИЛИ 4 первой

группы, на входы элементов ИЛИ 5, -5 ,

ши

второй группы (при этом девятьш элемент И 16 закрыт)о

45

Единичный сигнал с выхода элемента ИЛИ 4 поступает на единичный вход последнего бистабильного элемента Ijy, и устанавливает его в единичное сое-

50 тояние Одновременно с этим единичный

тупает на нулевые входы бистабильных элементов 1,-1 ,и устанавливает их в нулевое состояние Таким образом,

устано.вление последнего бистабильного

элемента 1 в ед ничное состояние и остальных бистабильных элементов . 1/) нулевое состояние осуществляется одновременно;,

В результате открьгоается седьмой элемент И 14 и единичный сигнал с era выхода через первый элемент ИЛИ 4 первой группы постутгает на единичный вход первого бистабильного элемента 1(, устанавливая его в единичное состояние В дальнейшем установление в единичное состояние бистабильных элеентов 1)-1 происходит аналогичным образом Переход в единичное состояние бистабильных элементов 1,- 1 заканчиается после прекращения входного сигнала о Количество переключенных бистабильных элементов 1 в формирователе разрядов определяет код числового значения, соответствующий длительности входного сигнала При поступлении первого операнда А количество переключенных бистабильных элементов всегда будет не больше (q - основа системы счисления)о

С подачей второго операнда В продолжается переключение бистабильных элементов 1 о Последний и предпоследний бистабильные элементы 1 у, и tm-i при установке в состояние логической 1 дают разрешение на формирование импульса переноса., При появлении единиц на прямом выходе предпоследнего 1 и последнего 1 бистабипьных элементов на выходе девятого элемента И 16 устанавливается высокий потенциал, который подается на вход каждого элемента ИЛИ 5 - 5 у, второй группы Единичный сигнал с выходов каждого элемента ИЛИ второй группы обнуляет соответствующие бистабильные элементы

В дальнейшем аналогичным образом осуществляется переключение бистабильных элементов 1, единичное состояние Единичный сигнал с выхода девятого элемента И 16 подается также на выход 31 переноса этого и на вход 29 формирователя разрядов переноса следующего формирователя разрядов При этом, если подача сигнала второго операнда на вход 27 суммирования следующего формирователя разрядов окончена, единичный сигнал переноса через пятьп элемент И 12 и третий элемент ИЛИ 20 перебрасывает один из бистабильных элементов 1 следующего формирователя разрядов в единичное сое- тояние, в противном случае через третий элемент И 10 перебрасывает первый дополнительньЕй бистабильный элемент

20

25

5

6 в единичное состояние, где происходит его запоминание

После окончания сигнала второго операнда следующего формирователя разрядов на выходе первого элемента И 8 снова формируется этот единичньгй сигнал переноса, который переключает в единичное состояние соответствующий |п бистабильный элемент 1 этого формиро-. вателя разрядов Запоминание единичного сигнала в этом случае необходимо, поскольку в П1/ОТИВНОМ случае про-: изойдет наложение во времени единич- ного сигнала переноса с предьщущего формирователя разрядов и сигнала второго операнда

Аналогично работает устройство на вычитание при поступлении информации на вход 28 вычитания При этом бистабильные элементы 1,,, кроме последнего 1 , последовательно устанавливаются в нулевое состояние, начиная с последнего, находящегося в единичном состоянии, Тое в обратном направлении Если последний бистабильный элемент 1 находится в единичном состоянии и при этом обнуляется первый бистабильный элемент 1,, тогда единич- 30 ный сигнал через первьш элемент И 3 (которьй в это время в открытом состоянии) второй 5РУПпь и через последний элемент И 2 (на другом входе которого тфисутствует логическая 1) первой группы поступает на вход элемента ИЖ 5 и на входы элементов ИЛИ 4 ,-4 |Первой группы (при этом десятый элемент И 17 закрыт) Единичньй сигнал с выхода элемента ИЛИ 3 посту- Q пает на нулевой вход последнего бистабильного элемента 1 и устанавливает его в нулевое состояние

Одновременно с этим единичный сигнал через элементы ИЛИ ,, поступает на единичные входы бистабильных элементов 1;|-1п,,и устанавливает их в единичное состояние Таким образом, высокий потенциал на инверсном-выходе последнего бистабильного элемента 1,

0

m

и на прямых выходах бистабильных элементов 1 ,-1f, появляется одновременно При этом открьшается восьмой элемент И 15 и единичный сигнал с его выхода через элемент ШШ Зщ-, второй группы поступает на нулевой вход предпоследнего бистабильного элемента. 1.„, устанавливая его в нулевое состояние./ В дальнейшем установление в нулевое . состояние бистабильных элементов

С

зом,

2 происходит аналогичным обраПервый и последний бистаби льные : элементы 1 и 1 при установке в состояние логического О дают разрешение на формирование импульса заема. При появлении высокого потенциала на инверсных выходах первого 1,. и по- cлe ;нeгo 1 бистабильных элементов на |Q и т-го элементов И первой группы.

ВЫХ(

ливг

де десятого элемента И 17 устанавteTCH высокий потенциал, который ется на вход каждого элемента 4;,-4 . первой группы Единичный

m :ал. с вьгходов каждого элемента

4,(-А первой группы устанавливает

объединен с вторыми входами остальных элементов И первой группы и соединен с первым входом первого элемента ИЛИ первой группы и с выходом седь- 15 Moi;o элемента И, инверсный выход i-ro бистабильного элемента подключен к первому входу i-ro элемента И второй группы, второй вход которого, кроме первого и последнего элементов И осуществляется обнуление бистабильных 20 второй группы, объединен с вторыми элементов 1;, -1 Единичный сигнал с входами остальных элементов И второй выхс|)да десятого элемента И 1 7 подается;. группы и подключен к выходу восьмого

под;

ИЛИ

сип

ИЛИ

в единичное состояние соответствующие

таю се на выход 32 заема этого форми- ровстеля разрядов и на вход 30 заема

мента ИЛИ, два элемента НЕ, два элемента НЕ с увеличенной задержкой, причем в каждом j-м (где ,2oo,,k) формирователе разрядов прямой выход i-ro (где ,2,о о о,т) бистабильного элемента соединен с первым входом i-ro элемента И первой группы, второй вход которого, кроме (т-1)-го

т°

абильные элементы дальнейшем аналогичным образом

элемента И, выход i-ro элемента И первой группы, кроме (m-l)-ro и т-го

cлe,yющeгo формирователя разрядовоПри 25 элементов И первой группы, соединен

элемента И, выход i-ro элемента И первой группы, кроме (m-l)-ro и т-го

, если подача сигнала второго опе- paн,a на вход 30 вьгаитания следующего форьирователя разрядов окончена, единичный сигнал заема через шестой И 13 и четвертый элемент ИЛИ ЗО 21 геребрасывает один из бистабильных элe eнтoв 1 следующего формирователя разрядов в нулевое состояние, в про- тивк ом случае через четвертый эле

с первым входом (i+1)-ro элемента ИЛИ первой группы, выходы i-ro элемента ИЛИ первой группы и i-ro элемента ИЛИ второй группы подключены соответственно к единичному и нулевому входам i-го бистабильного элемента, выход i-го элемента И второй группы, кроме первого элемента И второй группы.

соединен с первым входом (i-О-го

И 11 перебрасьшает второй допол- 5 элемента ИЛИ второй группы, первые „..... входы первого и второго элементов ИЛИ

объединены с первым входом т-го элемент

нительный бистабильный элемент 7 в

единичное состояние, где происходит

его

налг

запоминахшео После окончания сиг- второго операнда следующего формента ИЛИ второй группы, а также с вторыми входами остальных элементов

мирсвателя разрядов на выходе второго дд ИЛИ второй группы и подключены к шине

элемента И 9 снова формируется этот еди11ичный сигнал заема, который переключает в нулевое состояние соответствующий бистабильньш элемент 1 этк1го формирователя разрядов о

установки в О устройства, выходы первого и второго элементов ИЛИ соединены с нулевыми входами соответственно первого и второго дополнитель45 ньк бистабильных элементов, инверсные выходы которых подключены к входам соответственно первого и второго элементов НЕ с увеличенной задержкой, выходы которых соединены с первыми

Ф о

рмула изобр.е тения

(где

Устройство для сложения длительностей импульсов, содержащее k (где k 1,2ооо) формирователей разрядов, каждый из которых содержит

q - основание системы счисления.

причем я - четное) бистабильных элеи т-го элементов И первой группы.

мента ИЛИ, два элемента НЕ, два элемента НЕ с увеличенной задержкой, причем в каждом j-м (где ,2oo,,k) формирователе разрядов прямой выход i-ro (где ,2,о о о,т) бистабильного элемента соединен с первым входом i-ro элемента И первой группы, второй вход которого, кроме (т-1)-го

элементов И первой группы, соединен

элемента И, выход i-ro элемента И первой группы, кроме (m-l)-ro и т-го

с первым входом (i+1)-ro элемента ИЛИ первой группы, выходы i-ro элемента ИЛИ первой группы и i-ro элемента ИЛИ второй группы подключены соответственно к единичному и нулевому входам i-го бистабильного элемента, выход i-го элемента И второй группы, кроме первого элемента И второй группы.

мента ИЛИ второй группы, а также с вторыми входами остальных элементов

ИЛИ второй группы и подключены к шине

установки в О устройства, выходы первого и второго элементов ИЛИ соединены с нулевыми входами соответственно первого и второго дополнительньк бистабильных элементов, инверсные выходы которых подключены к входам соответственно первого и второго элементов НЕ с увеличенной задержкой, выходы которых соединены с первыми

входами соответственно первого и второго элементов И, вторые входы которых подключены к инверсным выходам соответственно первого и второго дополнительных бистабипьпых элементов, еди

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах. Цель изобретения - повышение надежности устройства за счет уменьшения аппаратурных затрат. Изобретение позволяет осуществить суммирование и вычитание как аналоговых (длительностей импульсов), так и цифровых (количество импульсов) величин. Устройство работает в Q-ой четной системе счисления и в каждой группе входных величин фиксирует количество переключенных бистабильных элементов. Каждый формирователь разрядов устройства содержит M = Q/2 бистабильных элементов 1₁ - 1_M, две группы элементов И 2₁ - 2_M и 3₁ - 3_M, две группы элементов ИЛИ 4₁ - 4_M и 5₁ - 5_M, два дополнительных бистабильных элемента 6 и 7, десять элементов И 8 - 17, четыре элемента ИЛИ 18 - 21, два элемента НЕ 22 и 23, два элемента НЕ 24, 25 с увеличенной задержкой, шину 26 установки в "0" устройства, входы сложения 27 и вычитания 28, входы переноса 29 и заема 30 из предыдущего формирователя разрядов устройства, выходы переноса 31 и заема 32 в следующий формирователь разрядов устройства. Сложение длительностей импульсов осуществляется последовательным переключением бистабильных элементов в единичное состояние, а вычитание - переключением бистабильных элементов в нулевое состояние. 1 ил.

ментов, первую и вторую группы из mНичные входы которых соединены с выхоэлекентов И, первую и вторую группыдами соответственно третьего и четвериз п элементов ИЛИ, первый и второйтого элементов И, первый вход третьедопопнительные бистабильные элемен-го элемента И подключен к входу опеты, цесять элементов И, четыре эле-рандов при выполнении сложершя соот

1 116

ветствзлощего формирователя разрядов и через первьй элемент НЕ к первому входу пятого элемента И и к второму входу первого элемента ИЛИ, первьй вход четвертого элемента И подключен к входу операндов при вьшолнении вычитания соотватствукщего формирователя разрядов и через второй элемент НЕ к первому входу шестого элемента Инк второму входу второго элемента ИЛИ, вторые входы третьего и пятого элементов И и вторые входы четвертого и шестого элементов.и j-ro формирователя разрядов соединены соответственно с входом переноса и входом заема из (j-l)-ro формирователя разрядов, выходы первого и второго элементов И подключены к первым входам соответственно третьего и четвертого элементов ШЖ, вторые входы которых соединены с выходом соответственно пятогчэ и шестого элементов И, третий вход i-ro элемента ИЛИ второй грзшпы, кроме первого и последнего элементов ИЛИ второй группы, объединен с третьими входами остальных элементов ИЛИ второй группы, соединен с вторым входом га-го элемента ИЛИ второй группы и подключен к выходу переноса в (л+1)-й формирователе разрядов, второй вход i-ro элемента ИЛИ первой группы объединен с вторыми входами остальных элементов ИЛИ первой группы, кроме го-го элемента ИЛИ первой группы и подключен к выходу заема в (л+1)-й формирователь разрядов, отличающее- ся тем, что, с целью повышения надежности устройства за счет уменьшения аппаратурных затратi третьи входы третьего и четвертого элементов ИЛИ в каждом формирователе разрядов соединены соответственно с входом операндов при выполнении сложения и с входом операндов при вьшолнении вычитания соответствующего формирователя разрядов, выход третьего элемента ИЛИ подключен к второму входу (m-l)-ro

10

15

8702

OQ

20

25

35

0

5

12

элемента И первой группы и к первому входу седьмого элемента И, выход четвертого элемента ИЛИ соединен с первым входом восьмого элемента И и с вторым входом первого элемента И второй группы, вторые входы седьмого и вЬсьмого элементов И подключены соответственно к инверсному выходу (m-l)-ro и к прямому выходу первого Й1стабильйых элементов, вых,од восьмого элемента И подключен к четвертому входу (m-l)-ro элемента ИЛИ второй группы, третий вход второго элемента ИЛИ второй группы соединен с третьим входом первого элемента ИЛИ второй группы и с выходом девятого элемента И, третий вход i-ro. элемента ИЛИ первой группы соединен с третьими входами остальньк элементов ИЛИ первой группы, кроме последнего элемента ИЛИ первой группы, с третьим входом т-го элемента ИЛИ второй группы и с выходом т-го элемента И первой группы, четвертый вход i-го элемента ИЛИ второй группы соединен с четвертыми входами остальных элементов ИЛИ второй грушшр кроме т-1-го и т-го элемента ШШ второй группы, с первым входом т-го элемента ИЛИ первой группы и с выходом ш-го элемента И второй группы, выход первого элемента И втот рой группы подключен к первому входу десятого элемента И и к второму входу т-го элемента И первой группы, выход (m-l)-ro элемента И первой группы соединен с первым входом девятого элемента И и с вторым входом т-го элемента И второй группы, вторые входы девятого и десятого элементов.И подключены соответственно к прямому и инверсному выходам т-го бистабильного элемента, выход десятого элемента И соединен с выходом заема в (з+1)-й формирователь разрядов и с вторым входом т-го элемента ШШ первой группы,.