Программируемый многоканальный цифровой синтезатор частот Советский патент 1990 года по МПК H03B19/00 

Изобретение относится к области ра- иосвя и и может быть использовано в приемопередающей аппаратуре и в имитаторах многолучевых каналов связи при моделировании доплеровского сдвига частоты в радиоканале.

Цель изобретения - обеспечение возможности оперативного изменения набора синтезируемых частот.

, На чертеже приведена структурная электрическая схема программируемого многоканального цифрового синтезатора

частот.

Программируемый многоканальный цифровой синтезатор частот содержит сумматор 1, первый запоминающий блок 2, постоянный запоминающий блок 3, задающий генератор 4, ф.ормирователь 5 импульсов и регистр 6 сдвига, а также - счетчик 7, первый 8 и второй 9 коммутаторы и второй 10 и третий 11 запоминающие блоки.

Программируемый многоканальный цифровой синтезатор частот работает следующим образом.

Последовательность импульсов с задающего генератора 4 вызывает изменения состояний счетчика 7 от 0-го до N-ro, где N +1 - количество обслуживаемых каналов. Сигнал с выходов счетчика 7 в виде параллельного кода через коммутатор 8 (при наличии на управляющем входе низкого уровня напряжения) поступает.на адресные входы второго запоминающего блока 10, в котором хранится информация о значениях набега фазы каналов. Считанная информация поступает на младшие m разрядов сумматора 1,-причем на старшие п разрядов первых входов сумматора 1 подается нулевой сигнал. Первый -запоминающий блок 2 в это время находится в состоянии считывания информации, и сигнал с его выходов переписывается в регистр 6 сдвига тактовым импульсов от задаюа1его генератора 4.

Таким образом, на входы постоянного запоминающего блока 3 поступает сигнал с п старших разрядов регистра 6 сдвига, заключающий информацию о фазе колебаний i-ro канала в j-й момент времени, но вычислен нь1й в {j-1)-M цикле, т.е. на N-)-1 тактов ранее. Сигналы с выходов всех m+n разрядов регистра 6 сдвига поступают на вторые входы сумматора 1. где производится очередное сложение промежуточной суммы (с выхода регистра 6 сдвига) с записанным во втором запоминающем блоке 10 значением набега фазы |-го канала.

Результат сложения записывается в первый запоминающий блок 2 по заднему фронту импульса от задающего генератора 4. После-окончания записи по переднему

фронту очередного импульса с задающего генератора 4 счетчик 7 увеличивает свое состояние на единицу и на адресных входах, первого 2 и второго 10 запоминающих блоков записывается адрес (i+1)-ro канала и процесс повторяется.

- При описанной организации чтения информации из постоянного запоминающего о блока 3, когда для всех N+1 каналов значение фазы оказывается задержанным на один цикл, т.е. на N+1 тактовый интервал, необходимо в первом цикле работы синтезатора установить на входах постоянного запоминающего блока 3 и на вторых вХ&дах

сумматора 1 нулевые значения фаз каналов. Это необходимо, так как в момент включения питания ячейки запоминающих блоков заполняются произвольными значениями. С этой целью формирователь 5 импульсов

вырабатывает на своем выходе после включения питания импульс, обнуляющий регистр б сдвига, независимо от данных на его входе. После прохождения первых N+1 импульсов с задающего генератора 4, импульсом с выхода, переполнения счетчика 7 прекращает работу формирователь 5 импульсов и регистр 6 сдвига продолжает нормальное функционирование.

Во время функционирования синтезатора частот в третий запоминающий блок 11 (находящийся в третьем состоянии по выходу сигналом с входа управления) осуществляется прямой доступ через информационный вход, второй коммутатор 9

независимо от состояния счетчика 1. Это

позволяет осуществить перезапись новых

кодов набега фазы в третий запоминающий

блок 11 .Единственным условием является

то, чтобы общее время перезаписи не превышало времени функционирования с кодами частот, записанным во второй запоминающий блок 10.

При изменении на управляющем входе .

сигнала с низкого уровня на высокий коммутаторы 8 и 9 переключают адресные сигналы, в результате чего третий запоминающий блок 11 переводится в режим чтения информации, а второй запоминающий блок 10

в режим записи новых значений кодов.

Емкости второго 10 и третьего 11 запоминающих блоков определяются произведением разрядности кодов частот m на количество обслуживаемых каналов N+1.

Емкость первого запоминающего блока 2 определяется произведением (т+п) (N+1). При этом разрядности тип выбираются исходя из требуемой точности восстановления гармонического сигнала, записываемого в постоянный запоминающий блок 3.

Основным преимуществом предлагаемою синтезатора частот по сравнению с из( естным является возможность опера- тиЕ ной (без выключения) записи произ- во/ ьных кодов в запоминающие блоки 10 и 11, вследствие чего оперативно изменяется и мабор синтезируемых частот. При этом практическая реализация схемы относительно проста.

Фор мула изобретения Программируемый многоканальный цифровой синтезатор частот, содержащий сумматор, постоянный запоминающий блок, задающий генератор и регистр, пер- вы:) вход которого подключен к выходу задающего генератора, при этом выходы pel истра соединены с вторыми входами сумматора и входами постоянного запоминающего блока, выходы которого являются выходами синтезатора частот, отличаю- щ /I и с я тем, что. с целью обеспечения во;1можности оперативного изменения набора синтезируемых частот, введены счетчик, формирователь импульсов, первый и второй коммутаторы и первый, второй и третий запоминающие блоки, причем первый выход счетчика соединен через формирователь импульсов с третьим входом регистра, второй вход которого подключен к выходу

первого запоминающего блока, подключенного первым входом к выходам сумматора, выходы второго и третьего запоминающих блоков соединены с первыми входами сумматора, вход счетчика соединен с выходом

задающего генератора и вторым входом первого запоминающего блока, третьи входы которого подключены к вторым выходам счетчика и первым входам первого и второго коммутаторов, выходы которых соединены с

первыми входами соответственно второго и третьего запоминающих блоков, вторые входы которых соединены с информационными входами синтезатора частот, адресными входами которого являются вторые

входы первого и второго коммутаторов, при этом вторые выходы счетчика являются адресными выходами синтезатора частот, уп равляющим входом которого являются третьи входы первого и второго коммутаторов и второго и третьего запоминающих

блоков.

Изобретение относится к радиосвязи и может использоваться в приемопередающей аппаратуре и в имитаторах многолучевых каналов связи при моделировании доплеровского сдвига частоты в радиоканале. Цель изобретения - обеспечение возможности оперативного изменения набора синтезируемых частот. Для достижения указанной цели в синтезатор частот введены счетчик 7, первый и второй коммутаторы 8 и 9 и второй и третий запоминающие блоки 10 и 11. Введение этих блоков позволяет в процессе работы синтезатора частот изменять коды, хранящиеся во втором и третьем запоминающих блоках 10 и 11, за счет их поочередной работы. Переключение запоминающих блоков 10 и 11 из режима чтения информации в режим записи новых кодов осуществляется по сигналу на входе управления. 1 ил.