Преобразователь последовательного кода в параллельный Советский патент 1990 года по МПК H03M9/00 

Изобретение относится к вычисли- гклыюй технике и может быть использовано для передачи бинарной информации с помощью сигналов трех уровне напряжения между ЭВМ и периферийны- ми устройствами.

Целью изобретения является повышение быстродействия преобразователя, , На чертеже приведена функциональная схема преобразователя.

Преобразователь содержит согласующий блок 1, первый 2 и второй 3 элементы задержки, элемент ИЛИ 4, сдвигающий регистр 5., первый 6 и второй учетчики и myльcoвJ, первый 8, второй 9 и третий 10 элементы И, дешифратор 115 третий 12, четвертый 13 и пятьш 14 элементы задержки, первый 115, второй 16 и третий 17 сумматоры, первый 18,,второй 19 и третий 20 блоки ;сравнения,инвертор 21,четвертый элемент И 225формирователь 23 импульсов и J eHepaTop 24 импульсов. Кроме того, Ы схеме обозначены первый 25 и вто- рой 26 входы преобразователя, первый .7 „ второй 28 и третий 29 выходы (преобразователя.

Преобразователь работает ссшдую- (дим образом,

К исходном состоянии счетчики 6 и 7 обнулены (цепи начальной установки he показаны). Входное слово информа- (дан подается на вход 25 последователь MO бит за битом. При этом входные Ьигналы определяются тремя уровнями Напряжения -i-U., -U, 0„ Информационный бит 1 кодируется уровнями ±11, информационный бит О - уровнем О при длительности импульса и паузы (ну .цевой бит) Тд, Начало слова кодируется импульсом двойкой длительности 2Тд уровнем 4-Ь% Полоянтельныа импульсы разрядов слова поступают на входы элемента 2 задержки, отрицательные импульсы - на вход элемента 3 задержки. Элементы 2, 3 и 13 задержки с :иаксимальной задержкой сигнала на выходе Т имеют определенное число отводов , сигналы с которых подаются на входы соответствующих сумматоров 15 17„ Последние определяют сумму еди- ничных сигналов на выходах соответствующих элементов 2, 3 и 13 задержки г. учетом входных сигналов на эти элементы. Коды сумм единиц с выходов сумматоров 15-17 подаются на первые ;входы соответствующих блоков 18-20 равнения, на вторые входы которых по

0

5

0

5

0

0

5

5

входу 26 постоянно поступает код порогового числа. Если сумма единиц на выходе соответствующего сумматора пре- вышает это порогойое число, то на выходе соотвеахтвующего блока сравнения формируется выходной сигнал.

Для импульсов начала слова совпа- денрЕ сигналов на выходах блоков 18 .и 20 сравнения выявляется элементом И 22. Импульс с выхода последнего по дается на вход формирователя 23, который формирует узкий импульс. Этот импульс опрашивает элемент И 10 и через элемент 14 задержки обнуляет счетчик 7 и-;синхронизирует с этого момента работу генератора 24, Последний формирует последовательность им- пз -льсов с периодом следования То,которая поступа ет через элемент И 9 на вход регистра 5 и тактовый вход счетчика 7. Им- пульсьг,, соответствую1цие положительным входным сигналам, с выхода блока 18 сравнения и отрицательны - с выхода блока 19 сравнения подаются на входы элемента 1-ШИ 4 и далее на информационный вход сдвигающего регистра 5, в котором накапливае ся параллельный код входного слова, . и на вход счетчика 6 по модулю два. После вьщачи числа импульсов, соответствующих количеству разрядов слова, дешифратор Г формирует сигнал, который запрещает счет импульсов в счетчике 7, через инвертор 21 закрывает элементы 9 и 10 и прекращает сдвиг информации в регистре 5, В последнем форми зуется параллельный код принятого слова.

Кроме того, сигнал с выхода дешифратора 11 через элемент 12 задержки опращивает элемент И 8, При правильной ч-етности принятого кода счетчик 6 вьщает сигнал, который через элемент И 8, выдается на выход 28 преобразователя в виде сигнала Информация готова. При неправильной четности принятого кода сигнал на выходе счетчика 6 отстутсвует, элемент И 8 закрыт и сигнал Информация готова не выдается. В случае, если в результате действия помех в процессе приема слова на вход 25 преобразователя подается случайный двойной импульс - признак начала слова, то формируется внеочередной импульс на выходе формирователя 23, Так как процесс приема слова еще не закончен, то сигнал на выходе дешифратора 7 отсутствует и

5,

элемент И 10 сигналом с выхода инвертора 21 подготовлен к открыванию.Импульс с выхода формирователя 23, через элемент НЮ выдается на выход 29 преобразователя в виде сигнала ошибки.

Формула изобретения

Преобразователь последовательного кода в параллельный, содержащий соглас ующий блок, вход которого является первым входом преобразователя, первый и-второй выходы соединены с входами одиноименных элементов задержки, элемент ИЛИ, выход которого соединен с информационным входом сдвигающего регистра, выходы которого являются первым выходом преобразователя, счетчики импульсов, первьш, второй и третий элементы И, выход первого счетчика импульсов соединен с первым входом первого элемента И, выход которого является вторым выходом преобразователя, выходы второго счетчика импульсов соединены с соответствующими входами дешифратора, отличающий.ся тем, что, с цель повьшенкя быстродействия преобразователя, в него введены третий, четвертый и пятый элементы задержки, сумматоры, блоки сравн енйя, .инвертор, четвертый элемент И, формирователь импульсов и генератор импульсов, выход которого соединен с тактовым входом второго счетчика импульсов и с первьм входом второго элемента И, выход которого соединен с тактовым входом сдвигающего регистра, выход дешифратора соединен непосредственно с управляющим входом BTOpqro счетчика йя пульсов, через инвертор с вторым входом второго элемента Ни с

10

15

20

15891 6

первым входом третьего элемента И, и через i-ретий элемент задержки с вторым входом первого элемента

И, первые выходы первого элемента

задержки соединены с соответствующими первыми входат-ш первого сумматора, выход которого соединен с первым вхо- дсм первого блока сравнения, выход KOTOpoi o со-здинен с первым входом ЮТ11 и с первым входом четвертого элемента И, выходы второго элемента задержки соединены с соот- ветствуюр ими первыми входами второго сумматора, выход которого соединен с первым входом второго блока сравнения, выход которого соединен с вторым входом элемента ИЛИ, второй выход первого элемента задержки соединен с первым входом третье- ,« го сумматора и с входом четвертого элемента задержки, выходы которого соединены с соответствующим вторы- мк входами третьего сумматора, выход которого соединен с первым входом третьего блока сравнения, выход которого соединен с вторым входом четвертого элемента И, вторые входы первого и второго сумматоров подключены соответственно к первому и второму выходам согласующего блока, выход четвертого элемента И соединен с входом формирователя импульсов, выход которого соединен непосредственно с вторым входом третьего элемента И и через пятый элемент задержки с установленным входом второго счетчика импульсов и с входом генератора импульсов, вход первого счетчика импульсов подключен к выходу элемента ИЛИ, вторые входы первого, второго и третьего сумматоров объединены и явля; ются вторым входом преобразователя, выход третьего элемента И является

третьим выходом преобразователя.

25

30

35

40

Изобретение относится к вычислительной технике и может быть использовано для передачи бинарной информации с помощью сигналов трех уровней напряжения между ЭВМ и периферийными устройствами. Изобретение обеспечивает прием, обработку и преобразование одного бита информации за время, равное длительности этого бита информации, чем достигается повышение быстродействия преобразователя. Преобразователь содержит согласующий блок 1, элементы 2, 3, 12, 13, и 14 задержки, элемент ИЛИ 4, сдвигающий регистр 5, счетчики 6 и 7 импульсов, элементы И 8, 9, 10 и 22, дешифратор 11, сумматоры 15, 16 и 17, блоки 18, 19 и 20 сравнения, инвертор 21, формирователь 23 импульсов и генератор 24 импульсов. 1 ил.