Вычислительное устройство Советский патент 1991 года по МПК G06F7/68 

1

(21)4606560/24

(22)15.11.88

(46) 15.01.91. Бюпо № 2

(71)Воронежский политехнический институт

(72)П.Ио Степанов, А.В„ Юршин, В.И. Захватов и Е.М0 Васильев

(53)681„325(088.8)

(56)Мельников А„А., Рыжевский А.Г, и Трифонов Е.Ф. Обработка частотних и временных импульсных сигналов. М,: Энергия, 1976, с. 69, рис. 51,

Там же, Со 57, рис„ 45,

(54)ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

(57)Изобретение относится к вы«ислителыюй технике и быть использовано в устройствах, производящих множительнп-делительныг операции. Цель изобретения - рлстирение функциональных возможностей за счет деления на вторую входную частоту и повышение быстродействия. Вычислительное устройство содержит триггер 1, пусковую шину 2, сдвиговый регистр 3, вход 4 сигнала делителя, группу элементов И 5, вход 6 сигнала делимого, входы 7 разрядов кода множителя и счетчик 8 результата, соединенные меяцу собой Функционально., 1 ил.

Изобретение относится к вычислительной технике и может быть исполь- яопачо в устройствах, производящих множит«1ьно делительные операции

Цетп.ю изобретения является рас- . ширение функциональных возможностей за счет датения на вторую входную частоту и повышение быстродействия

устройства 4

На чертеже представлена функциональная схема устройства о

Вычислительное устройство содержи триггер 1, пусковую шину 2, сдвиговы регистр 3, вход 4 сигнала делителя, группу элементов И 5, вход 6 сигнала делимого, входы 7 разрядов кода множителя и счетчик 8 результата, соединенные между собой функционально„

Вычислительное устройство произво дит множителыю- делительные операции вида

N Р I1(1)

Г2.

Устройство работает следующим об- разом

Перед началом выполнения опера- щи (1) на вход 6 устройства подается сигнал делимого с частотой f4, на вход 4 - сигнал делителя с часто- той ЕЈ, на входы 7 - позиционный код Р множителя

Р -aQ+ a-2 +

000 + ар-1

P-I

;-, 2 (2)

|

где а i - значение 1-го разряда позиционного кода.Р множителя; Р - число разрядов кода множителя;

в сдвиговый регистр 3 записывается единица, счетчик 8 результата сбрасывается в

По сигналу Пуск, поданному на вход 2 устройства, на выходе триггер 1 устанавливается логическая 1, которая поступает на управляющий вход сдвигового регистра 3 и перево- дит его из режима хранения в режим сдвига информации.

В соответствии с сигналом делителя, поступающим с входа 4 устройства на тактовый вход сдвигового ре- гнстра 3, сдвиговый регистр 3 начинает поочередно с периодом t, где 1

выставлять на своих информационных выходах логическую 1, поступающую на вторые входы соответствующих элементов И 5.

Таким образом, на втором входе каждого из элементов И 5 поочередно в течение времени t2 будет присутствовать логическая 1, необходимая для пропускания импульсов сигнала делимого через каждый из элементов И 5.

Число 1 импульсов, появляющихся на выходе 1-го элемента И 5, определется выражением

1;

aW f i

или

т; а,ц-г f 4

(3)

Импульсы I, поступив на счетный вход 1-го разряда счетчика 8 результата, запишут в счетчике результата

5

«

5

0

5

0

5

число N;:

N

I--2

i-

(4)

1

Поскольку все разряды счетчика 8 результата соединены последовательно, то при очередной записи чисел N через счетные входы Р разрядов счетчика результата в нем запишется число N:

Р

N XN;-(5)

Последовательно подставив в (5) выражения (4) и (3), получаем

Рi -

а,-, 2 Ј«

N -тU

после чего выражение (5) приобретает

вид

N Р f1,

f2

представляющий собой результат операции (1)о

Сдвиговый регистр после выставления логической 1 на Р-м информационном выходе вырабатывает сигнал на выходе завершения цикла сдвига, которьй поступает на нулевой вход триггера 1 и переводит его в нулевое состояние, останавливая тем самым работу устройства0

Время выполнения операции (1) определяется выражением

Т K t

2

где К - число разрядов, потребовавшихся для представления числа Р, К Р;

или

К f«

Формула изобретения

Вычислительное устройство, содержащее группу элементов И и счетчик результата, причем первые входы элементов И группы соединены соответственно с позиционными разрядами входа множителя устройства, а выходы элементов И соединены соответственно с входами разрядов счетчика результата, отличающееся тем, что, с целью расширения функциональных возможностей за счет деления на вто

210256

рую входную частоту и повышения быстродействия устройства, в него введены триггер и сдвиговый регистр, причем первый частотный вход устройства соединен с вторыми входами элементов И группы, пусковая шина устройства соединена с входом установки в 1 триггера, прямой выход которого соединен с управляющим входом сдвигового регистра, вход которого соединен с вторым частотным входом устройства, третьи входы элементов И соединены соответственно с разрядными выходами сдвигового регистра, выход окончания цикла сдвига которого соединен с входом установки в О триггера

10

15