Устройство тактовой синхронизации Советский патент 1991 года по МПК H04L7/02 

Изобретение относится к электросвязи и может быть использовано в системах передачи дискретной информации для синхронизации тактовой частоты.

Цель изобретения - сокращение времени вхождения в синхронизм.

На чертеже представлена структурная электрическая схема устройства тактовой синхронизации.

Устройство тактовой синхронизации содержит управляемый делитель 1 частоты, задающий генератор 2, до полни- тельный блок 3 памяти, блок 4 быстрого преобразования Фурье (БПФ), сумматор 5, вычитающий блок 6, блок 7 переключения сигнала ошибки, первый и второй блоки 8 и 9 памяти и аналого цифровой преобразователь (АЦП) 10. Управляемый делитель 1 частоты содержит формирователь 11 управляющего сигнала и делитель 12 частоты.

Устройство тактовой синхронизации работает следующим образом.

Для тактовой синхронизации с единичного интервала демодулированного сигнала снимаются четыре выборки. При этом четвертая выборка в установившемся режиме приходится между единичными интервалами. Информация о тактовой ошибке снимается с первой и третьей выборок единичного интервала, а информация о принадлежности указанных выборок к данному единичному интервалу снимается с второй и четвертой выборок.

С выходной памяти АЦП 10 (которая является входной памятью адаптивного корректора, работающего в частотной области) заносятся сигналы первых выборок во входную память блока БПФ 4, в котором эти сигналы преобразуются в частотную область. Сигналы определенных частот с выхода блока БПФ 4 в сумматоре 5 суммируются и сумма заносится в дополнительный блок 3 памяти. Затем во входную память блока ЬПФ 4 заносятся сигналы третьих выборок, которые также преобразуются в частотную область.

Сигналы тех же частот, что и в случае с первыми выборками, суммируются в сумматоре 5. Данная сумма вычитается в вычитающем блоке 6 из суммы, занесенной л дополнительный блок 3 памяти. Полученная разность из вы

5

0

5

0

5

0

45

50

55

читающего блока 6 подается через блок 7 переключения в первый или второй блок 8 или 9 памяти. При этом, если разность имеет знак плюс, то число заносится в первый блок 8 памяти, при разности со знаком минус число заносится во второй блок 9 памяти.

С выходов первого и второго блока 8 и 9 памяти соответственно сигналы поступают на первый или на второй входы формирователя 11 управляющего сигнала управляемого делителя 1 частоты, с выхода которого сигнал поступает на тактовый вход АЦП 10 для получения на выходе АЦП 10 указанных выборок сигнала.

При установившемся режиме сигналы первых и третьих выборок имеют одинаковые величины, поэтому на выходе вычитающего блока 6 разность равна 0. Сигналы выборок максимальны, а сигналы четвертых выборок минимальны.

Формула изобретения

Устройство тактовой синхронизации, содержащее последовательно соединенные задающий генератор и управляемый делитель частоты,а также блок переключения сигнала ошибки и первый и второй блоки памяти, причем выход управляемого делителя частоты является выходом устройства, отличающееся тем, что, с целью сокращения времени вхождения в синхронизм, введены последовательно соединенные блок быстрого преобразования Фурье, сумматор и вычитающий блок, а также дополнительный блок памяти, при этом второй выход сумматора через дополнительный блок памяти подсоединен к второму входу вычитающего блока, выход которого подсоединен к входу блока переключения сигнала ошибки, первый и второй выходы блока переключения сигнала ошибки, первый и второй выходы блока переключения сигнала ошибки подсоединены соответственно через первый и второй блоки памяти соответственно к первому и второму управляющим входам управляемого делителя частоты, причем входы блока быстрого преобразования Фурье являются входами устройства.

Изобретение относится к электросвязи и может быть использовано в системах передачи дискретной информации для синхронизации тактовой частоты. Целью изобретения является сокращение времени вхождения в синхронизм. Устройство тактовой синхронизации содержит управляемый делитель 1 частоты, задающий генератор 2, блоки 3,8 и 9 памяти, блок быстрого преобразования Фурье (БПФ) 4, сумматор 5, вычитающий блок 6, блок 7 переключения сигнала ошибки. Для тактовой синхронизации с единичного интервала /смодулированного сигнала снимаются четыре выборки. Информация о тактовой ошибке снимается с первой и третьей выборок единичного интервала, а информация о принадлежности указанных выборок к данному единичному интервалу - с второй и четвертой выборок. Сигналы первых выборок заносятся во входную память блока БПФ 4, в котором эти сигналы преобразуются в частотную область. Сигналы определенных частот с выхода блока Ы1Ф ч суммируются в сумматоре 5. и сумма заносится в блок 3 памяти. Затем во входную память блока БПФ 4 заносятся сигналы третьих выборок, которые также преобразуются в частотную область. В вычитающем блоке 6 определяется разность выходных сигналов сумматора 5 и блока 3 памяти. При установившемся режиме сигналы первых и третьих выборок имеют одинаковые величины, поэтому на выходе вычитающего блока 6 разность равна О, Сигналы вторых выборок максимальны, а сигналы четвертых выборок минимальны. 1 ил. § (Л К , N3 СП