Устройство для вычисления экспоненты Советский патент 1991 года по МПК G06F7/556 

со оэ

00 4.

со

10

15

-Изобретение относится к вычислительной технике и может быть использовано в универсальных вычислителях, работающих с произвольной разрядной сеткой.

Цель изобретения - повышение быстродействия.

На чертеже представлена структурная схема устройства для вычисления экспоненты,

Устройство содержит вход 1 аргуме та, вход 2 задания точности, первые счетчик 3 и сумматор 4, третий регистр 5, первый триггер б, четвертый регистр 7, вторые сумматор 8 и регистр 9, элемент ИЛИ 10, второй счетчик II, первый регистр 12, первый элемент И 13, второй триггер 14, третий счетчик 15, пятый регистр 16, блок 2п 17 памяти опорных значений, накапливающий сумматор 18, второй элемент

И 19.

Устройство работает следующим образом.

Аргумент поступает на адресный вход блока 17 памяти (старшие m разрядов) и на вход регистра 12 (младшие разрядов). В старшие m разрядов регистра 12 записываются нули. На выходе блока 17 памяти формируется на- 30 чальное приближение , В регистр 12 записывается величина Ј х-1пу0. Так как у0 формируется полноразрядным, то 1пу0 с погрешностью $-Ј2 4равно х0. Тогда Ј Х-х)йх . Ес-35 ли х„ - это m старших разрядов аргу- мента, то Дх (n-m) младших разрядов. Несмотря на это в регистр 12 их записывается в естественной форме, т.е.

- ® О .„ 40

а х v ,,--. .

Одновременно с занесением аргумента в регистр 16 и в счетчик 15 с входа 2 заносятся число разрядов резуль25

реносится в счетчик 11, величина д.чх записывается с входа 1 в регистр 12, триггер 6 устанавливается в единичное состояние, в счетчик 3 прибавляется 1. Подготовка к работе устройства завершается.

Значение величины К поступает на первый вход сумматора 4, на второй вход поступает значение остатка из регистра 5 и на младший разряд - текущий старший разряд Дх. В первом шаге в счетчике 3 записана 1 (00...01), в регистре 5 в первом такте любого шага записан нуль. Так как в регистре 12 (000...) в старшем значащем разряде нуль и сумматор настроен на вычитание, то остаток будет отрицателен. В триггер 6 заносится нуль (следующей операцией будет сложение). Остаток (результат) с выхода сумматора переписывается в регистр 5 со сдвигом на один разряд Одновременно в сторону старших разрядов сдвигается содержимое регистра 12, В следующем такте начинается определение нового разряда частного ZU/K и одновременно осуществляется умножение предыдущего разряда на Uf (в общем случае на U). Для этого U и значения регистра 7 поступают на сумматор 8, складываются и, если текущий разряд частного равен 1, то сумма записывается в регистр 7, в противном случае запись отсутствует и значение регистра 7 не изменяется. В следующем такте содержимое регистра 7 сдвигает-

ся влево, умножение IA- ocyi ществляется по методу умножения, начиная со старших разрядов со сдвигами текущего произведения влево.

i

После определения п разрядов частного счетчика 11 переходит в нулевое состояние и на его выходе формируется

тата и количество итерационных циклов.д сигнал переноса (конец текущего шага).

Устройство реализует алгоритм

to/К Uu, -U,° , ,2,...,N;

У,Ч «yi+Uwii

±Х0

,у0, Z0 x-lny0.

у

Значение и,ь ° формируется заранее и хранится в блоке 17 памяти.

Решение начинается по сигналу Пуск. По этому сигналу триггер 14 перебрасывается в единичное состояние, из блока 17 памяти величины U переписывается в регистр 9 и накапливающий сумматор 18, значение регистра 16 пе50

55

По этому сигналу восстанавливается начальное состояние следующего шага. Счетчик 3 наращивается на 1 (), триггер 6 устанавливается в начальное состояние, регистр 5 сбрасывается в нуль, в регистр 12 записывается значение Дх, в счетчик 11 переносится содержимое регистра 16, счетчик 15 наращивается на 1. Полученное значение U (в общем случае U) переписывается в регистр 9 и одновременно добавляется к содержимому накапливающего сумматора 18, т.е. формируется у Yi+Ug (в общем случае у к-н yK+UK+t).

0

5

п

0 5

0

5

реносится в счетчик 11, величина д.чх записывается с входа 1 в регистр 12, триггер 6 устанавливается в единичное состояние, в счетчик 3 прибавляется 1. Подготовка к работе устройства завершается.

Значение величины К поступает на первый вход сумматора 4, на второй вход поступает значение остатка из регистра 5 и на младший разряд - текущий старший разряд Дх. В первом шаге в счетчике 3 записана 1 (00...01), в регистре 5 в первом такте любого шага записан нуль. Так как в регистре 12 (000...) в старшем значащем разряде нуль и сумматор настроен на вычитание, то остаток будет отрицателен. В триггер 6 заносится нуль (следующей операцией будет сложение). Остаток (результат) с выхода сумматора переписывается в регистр 5 со сдвигом на один разряд Одновременно в сторону старших разрядов сдвигается содержимое регистра 12, В следующем такте начинается определение нового разряда частного ZU/K и одновременно осуществляется умножение предыдущего разряда на Uf (в общем случае на U). Для этого U и значения регистра 7 поступают на сумматор 8, складываются и, если текущий разряд частного равен 1, то сумма записывается в регистр 7, в противном случае запись отсутствует и значение регистра 7 не изменяется. В следующем такте содержимое регистра 7 сдвигает-

ся влево, умножение IA- ocyi ществляется по методу умножения, начиная со старших разрядов со сдвигами текущего произведения влево.

i

После определения п разрядов частного счетчика 11 переходит в нулевое состояние и на его выходе формируется

сигнал переноса (конец текущего шага).

По этому сигналу восстанавливается начальное состояние следующего шага. Счетчик 3 наращивается на 1 (), триггер 6 устанавливается в начальное состояние, регистр 5 сбрасывается в нуль, в регистр 12 записывается значение Дх, в счетчик 11 переносится содержимое регистра 16, счетчик 15 наращивается на 1. Полученное значение U (в общем случае U) переписывается в регистр 9 и одновременно добавляется к содержимому накапливающего сумматора 18, т.е. формируется у Yi+Ug (в общем случае у к-н yK+UK+t).

10

20

Далее процесс повторяется. Число шагов определяется допустимой погрешностью определения функции. При достижении требуемой точности срабатыва- ет счетчик 15 и процесс прекращается.

Результат хранится в накапливающем сумматоре 18.

Формула изобретения Устройство для вычисления экспоненты, содержащее первый, второй, третий и четвертый регистры, первый сумматор я блок памяти опорных значений, о т- личающееся тем, что, с целью -5 повышения быстродействия, оно содер- жит пятый регистр, второй сумматор, первый, второй и третий счетчики, пер вый и второй триггеры, первый и второй элементы И, накапливагсщий сумматор и элемент ИЛИ, причем выход первого счетчика соединен с первым входом второго сумматора, младший разряд вто рого входа которого соединен с последовательным выходом первого регистра, вход записи которого соединен с входом записи второго регистра с входом сброса в О третьего регистра, со счетным входом первого счетчика, с входом установки первого триггера, с входом записи второго счетчика, с входом записи накапливающего сумматора и с выходом элемента ИЛИ, первый вход которого соединен с выходом переноса второго счетчика и счетным входом третьего счетчика, выход переноса которого соединен с входом сброса второго триггера, вход установки которого соединен с входом сигнала Пуск устройства, с вторым входом элемента ИЛИ и с входом управления считыванием блока памяти опорных значений, выход которого соединен с индл

25

30

35

0

формационным входом накапливающего сумматора, с первым входом второго сумматора, с выходом четвертого регистра и с информационным входом второго регистра, выход которого соединен с вторым входом второго сумматора, выход которого соединен с информационным входом четвертого регистра, вход записи которого соединен с выходом первого элемента И, первый вход которого соединен с D-входом первого триггера и с инверсным выходом старшего разряда первого сумматора, выход которого соединен со сдвигом на один разряд с информационным входом третьего регистра, выход которого соединен со старшими разрядами второго входа первого сумматора, входы сложения и вычитания которого соединены соответственно с инверсным и прямым выходами первого триггера, тактовый вход которого соединен с входом сдвига первого регистра, с входом записи третьего регистра, со счетным входом второго счетчика, с вторым входом первого элемента И и с прямым выходом второго элемента И, инверсный выход которого соединен с входом сдвига четвертого регистра, прямой выход второго триггера соединен с первым входом второго элемента И, второй вход которого является тактовым входом устройства, информационный вход первого регистра соединен с младшими разрядами входа аргумента устройства, старшие разряды которого соединены с адресным входом блока памяти опорных значений, вход задания точности устройства сое- л динен с информационным входом пятого регистра, выход которого соединен с информационным входом второго счетчика.

5

0

5

Изобретение относится к вычислительной технике и может быть использовано в универсальных вычислителях, работающих с произвольной разрядной сеткой. Цель изобретения - повышение быстродействия. Устройство содержит вход 1 аргумента, вход 2 задания точности, первый счетчик 3, первый сумматор 4, третий регистр 5, первый триггер 6, четвертый регистр 7, второй сумматор 8, второй регистр 9, элемент ИЛИ 10, второй счетчик 11, первый регистр 12, первый элемент И 13, второй триггер 14, третий счетчик 15, пятый регистр 16, блок памяти 17 опорных значений, накапливакаций сумматор 18, второй элемент И 19. Алгоритм вычисления экспоненты строится так, что входной аргумент, участвующий в вычислениях, лежит в пределах 2 , где m - разрядность блока памяти 17 опорных значений. Вычисление коэффициентов ведется одновременно с вычислением полинома, что позволяет приблизительно в 2 раза ускорить процесс вычисления. 1 ил. S (Л